一种制作半导体器件的方法
【技术领域】
[0001]本发明涉及半导体器件工艺，具体地，本发明涉及一种制作半导体器件的方法。
【背景技术】
[0002]随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到20nm或以下时，半导体器件的制备受到各种物理极限的限制。
[0003]集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管(M0S)，随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极(high-k and metal last)技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。同时，需要缩小CMOS器件栅极介电层的等效氧化层厚度(EOT),例如缩小至约1.lnm。在后高K (high-k last, HK last process)技术中，为了到达较小的EOT的厚度,采用化学氧化物界面层(chemical oxide IL)代替热栅氧化物层(thermal gate oxide)。为了满足低等效氧化层厚度和提高器件的性能,界面层的材料由高温热氧化物层变为化学氧化物层，但是化学氧化物层的低质量将会引起低偏压温度不稳定性(BTI)问题。
[0004]在目前的“后高K/后金属栅极(high-K&gate last) ”技术中，包括提供基底，所述基底上形成有虚拟多晶硅栅极和栅极氧化层、及位于所述基底上覆盖所述虚拟栅结构的层间介质层；去除虚拟多晶硅栅极和栅极氧化层以形成栅极沟槽；在栅极沟槽上形成较薄的界面层，接着，在界面层上栅极沟槽中沉积形成高K介电层，然后，在栅极沟槽中高K介电层上沉积形成功函数层和金属电极层，然后采用化学机械研磨(CMP)去除多余的功函数层和金属电极层，以形成金属栅极。
[0005]如图1A-1C所示，为现有技术中使用“后栅极(high-K&gate last) ”的方法制作的半导体器件结构的横截面示意图，如图1A所示，半导体衬底100包括PMOS区域和NMOS区域，在半导体衬底100上形成有虚拟栅极101A、101B，虚拟栅极101A、101B包括栅极介电层102A、102B,虚拟栅极材料层103A、103B,在所述半导体衬底100上所述虚拟栅极101A、101B的两侧形成侧墙104，接着，在半导体衬底上层间介电层105，执行化学机械研磨(CMP)去除氧化物和氮化硅使得层间介电层和虚拟栅极结构的顶部齐平。
[0006]如图1B所示，去除虚拟栅极101AU01B中的虚拟栅极材料层103A、103B和栅极介电层102A、102B，以露出半导体衬底100和刻蚀停止层104，形成金属栅极沟槽106A、106B。在刻蚀过程中，刻蚀停止层104用于保护金属栅极沟槽106AU06B的侧壁。
[0007]如图1C所示，在金属栅极沟槽106A和106B的底部沉积形成化学氧化物层(界面层)107,接着在金属栅极沟槽106A和106B中填充功函数金属层和金属电极层以形成金属栅极 108A、108B。
[0008]但是，在金属栅极中应用化学氧化物层作为界面层受到化学氧化物层厚度问题的限制，化学氧化物层很难进一步缩小反型层厚度(TinV)。
[0009]因此，需要一种新的半导体器件的制作方法，以解决现有技术中的问题。
【发明内容】
[0010]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0011]为了有效解决上述问题，本发明提出了一种制作半导体器件的方法，包括:提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域和第二区域中的所述半导体衬底上形成第一虚拟栅极和第二虚拟栅极，其中所述第一虚拟栅极包括第一虚拟栅极材料层和第一虚拟栅极氧化层，所述第二虚拟栅极包括第二虚拟栅极材料层和第二虚拟栅极氧化层；去除所述第一区域中的第一虚拟栅极材料层和第一虚拟栅极氧化层，以形成第一金属栅极沟槽；在所述第一金属栅极沟槽的底部形成第一界面层；在所述第一金属栅极沟槽中填充牺牲层；去除所述第二区域中的第二虚拟栅极材料层和第二虚拟栅极氧化层以形成第二金属栅极沟槽；在所述第二金属栅极沟槽的底部形成第二界面层；去除所述第一金属栅极沟槽中的所述牺牲层，以露出所述第一金属栅极沟槽。
[0012]优选地，还包括在去除所述牺牲层之后在所述第一金属栅极沟槽和所述第二金属栅极沟槽中填充高K栅极介电层和金属栅极层以形成第一金属栅极和第二金属栅极的步骤。
[0013]优选地，所述第一区域为PMOS区域，所述第二区域为NMOS区域或所述第一区域为NMOS区域，所述第二区域为PMOS区域。
[0014]优选地，采用湿法刻蚀或者干法刻蚀或者干-湿混合刻蚀去除所述第一虚拟栅极氧化层和所述第二虚拟栅极氧化层。
[0015]优选地，所述干法刻蚀包括在离子气体进入反应腔室内之前采用远程等离子体工艺或者微波工艺形成所述离子气体。
[0016]优选地，所述牺牲层的材料为DUO或者非晶碳，采用干法刻蚀或者湿法刻蚀去除所述牺牲层，在反应腔室内没有等离子体的条件下执行所述干法刻蚀。
[0017]优选地，所述第一界面层的材料为热氧化物，采用RTO或者ISSG工艺形成所述热氧化物，形成所述热氧化物的反应温度为600°C至1000°C，所述第一界面层的厚度为3埃至8埃。
[0018]优选地，对所述第一界面层执行氟离子掺杂工艺，采用离子注入或者等离子体掺杂执行所述氟离子掺杂工艺。
[0019]优选地，所述第二界面层的材料为S1N，采用RTN工艺形成所述S1N，形成所述S1N的反应温度为600°C至1000°C，所述第二界面层的厚度为3埃至8埃。
[0020]优选地，所述第一界面层的材料为S1N，采用RTN工艺形成所述S1N，形成所述S1N的反应温度为600°C至1000°C，所述第一界面层的厚度为3埃至8埃。
[0021]优选地，所述第二界面层的材料为热氧化物，采用RTO或者ISSG工艺形成所述热氧化物，形成所述热氧化物的反应温度为600°C至1000°C，所述第二界面层的厚度为3埃至8埃。
[0022]优选地，对所述第二界面层执行氟离子掺杂工艺，采用离子注入或者等离子体掺杂执行所述氟离子掺杂工艺。
[0023]综上所述，在本发明提出了一种新的后高K/后金属栅极工艺，根据本发明的方法在PMOS和NMOS区域中分别形成界面层以提高器件的性能和NBTI的性能，同时，本发明的制作方法适用于平面场效应晶体管半导体技术和FinFET半导体技术。由于对PMOS区域执行SiGe工艺，PMOS区域比NMOS区域更容易满足工艺要求，在PMOS区域中，采用掺杂有氟的热氧化物层代替化学氧化物层有利于PMOS器件。在NMOS区域中，采用S1N材料代替化学氧化物层作为界面层。
【附图说明】
[0024]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0025]图1A-1C为现有技术中使用“后栅极(high-K&gate last) ”的方法制作的半导体器件结构的横截面示意图；
[0026]图2A-2F为根据本发明一个实施方式使用“后栅极(high-K&gate last) ”的方法制作的半导体器件的相关步骤所获得的器件的剖面结构示意图；
[0027]图3为根据本发明一个实施方式使用“后栅极(high-K&gate last) ”的方法制作的半导体器件的工艺流程图；
[0028]图4A-4F为根据本发明一个实施方式使用“后栅极(high-K&gate last) ”的方法制作的半导体器件的相关步骤所获得的器件的剖面结构示意图；
[0029]图5为根据本发明一个实施方式使用“后栅极(high-K&gate last) ”的方法制作的半导体器件的工艺流程图。
【具体实施方式】
[0030]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0031]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0032]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指