一种沟槽肖特基二极管终端结构及其制备方法
【技术领域】
[0001]本发明涉及一种二极管终端结构，更确切地说是一种沟槽肖特基二极管终端结构，本发明还涉及一种沟槽肖特基二极管终端结构的制备方法。
【背景技术】
[0002]肖特基二极管以其良好的正向导通特性及快速开关速度在功率器件领域占有一席之地，但是由于其本身制作上采用金属半导体接触，其反向耐压及反向漏电情况不佳。
[0003]现有技术工艺条件中，大尺寸沟槽侧壁上的多晶硅形貌不能进行很好的控制，进而影响了其与金属层间的接触，造成了终端环结构特性的不稳定，同时，侧壁多晶硅的条宽过窄，不利于接触孔光刻对位，也会引入工艺不稳定问题。
【发明内容】
[0004]本发明的目的是提供一种沟槽肖特基二极管终端结构，其可以解决现有技术中的器件结构特性及工艺方法不稳定的缺点，本发明还提供了沟槽肖特基二极管终端结构的制备方法。
[0005]本发明采用以下技术方案:
[0006]一种沟槽肖特基二极管终端结构，包括一 N型硅基片，且所述N型硅基片的一侧还设有一 N型硅外延层，且所述N型硅外延层内设有若干第一沟槽，且所述第一沟槽的一侧设有一终端环结构。
[0007]所述终端环结构包括设于所述N型硅外延层内的一第二沟槽及一第三沟槽，且所述第三沟槽的尺寸大于所述第一沟槽，且第二沟槽与所述第一沟槽的尺寸相同。
[0008]还包括一第一氧化物层，其淀积于所述第一沟槽内部、第二沟槽内部、第三沟槽内部及所述第二沟槽与所述第三沟槽之间的所述N型硅外延层上。
[0009]还包括一多晶硅层，其淀积于所述的第一沟槽、第二沟槽及所述第三沟槽内部。
[0010]还包括一第二氧化物层，其淀积于所述第三沟槽底部的所述第一氧化物层上、所述第三沟槽内部的所述多晶硅层上及所述第二沟槽及所述第三沟槽之间的所述第一氧化物层上。
[0011]还包括一第一金属层，其淀积于所述N型硅外延层的外侧及所述第二氧化物层上。
[0012]还包括一第二金属层，且所述第二金属层淀积于所述第一金属层的外侧。
[0013]所述第一金属层通过以下方法进行热处理:快速热退火工艺下与N型硅外延层形成肖特基接触，退火温度在600°C?800°C之间，时间小于2分钟。
[0014]所述第一金属层的材质为钛、钴、镍、银、铂或钛中的任意一种或其组合与氮化钛的复合层。
[0015]所述第二金属层为铝层。
[0016]一种沟槽肖特基二极管终端结构的制备方法，包括以下步骤:
[0017]在N型硅基片上生长N型硅外延层；
[0018]在N型硅外延层刻蚀形成若干第一沟槽、一第二沟槽及一第三沟槽；
[0019]在N型硅外延层外侧生长一第一氧化物层；
[0020]在第一沟槽、第二沟槽及第三沟槽内淀积多晶硅，多晶硅填满第一沟槽、第二沟槽且所述第三沟槽的槽壁淀积多晶硅；
[0021]在第一氧化物层、多晶硅层及第三沟槽底部的N型硅外延层外侧淀积一第二氧化物层；
[0022]将N型硅外延层表面和多晶硅层表面的第一氧化物层和第二氧化物层去除；
[0023]在N型硅外延层、第一氧化物层、多晶硅层和第二氧化物层外侧淀积一第一金属层；
[0024]在第一金属层外侧淀积一第二金属层；
[0025]将器件边缘的第一金属层和第二金属层去除，使其边缘处于第三沟槽的中央。
[0026]还包括:在所述N型娃外延层上淀积一掩蔽层，通过刻蚀未被掩蔽层掩蔽的N型娃外延层形成所述第一沟槽、一第二沟槽及一第三沟槽。
[0027]在第一沟槽、第二沟槽及第三沟槽内淀积多晶硅步骤包括:
[0028]淀积多晶硅，且第一沟槽和第二沟槽淀积满多晶硅；
[0029]多晶硅刻蚀，将所述N型硅外延层表面及所述第三沟槽底部的多晶硅完全刻蚀掉，使得多晶硅填满第一沟槽、第二沟槽及所述第三沟槽的槽壁淀积有多晶硅。
[0030]本发明的优点是:由于第一沟槽对N型硅外延层的耗尽作用，第一沟槽的N型硅外延层的表面会形成耗尽层，随着反向电压增大，耗尽层会向硅表面深处(横向，纵向)扩展，使相邻沟槽间耗尽层相连，等同于在纵向上的耗尽层显著增加，从而增大了器件的反向耐压能力，同时减小了漏电流，而在器件的边缘部分增加一个终端环，用于改善器件的耐压和可靠性性能。
【附图说明】
[0031]下面结合实施例和附图对本发明进行详细说明，其中:
[0032]图1是本发明的沟槽肖特基二极管终端的结构示意图。
[0033]图2至图10是本发明的沟槽肖特基二极管终端中间结构的结构示意图。
[0034]图11是本发明的接触孔边缘的位置器件击穿电压的曲线示意图。
【具体实施方式】
[0035]下面结合附图进一步阐述本发明的【具体实施方式】:
[0036]如图1所示，一种沟槽肖特基二极管终端结构，包括一 N型硅基片I，且N型硅基片I的一侧还设有一 N型硅外延层2，且N型硅外延层I内设有若干第一沟槽21，且第一沟槽21的一侧设有一终端环结构4。
[0037]本发明的终端环结构4包括设于N型硅外延层内的一第二沟槽22及一第三沟槽23，且所述第三沟槽的尺寸大于所述第一沟槽21，且第二沟槽22与第一沟槽21的尺寸相同，本实施例中，第一沟槽21与第二沟槽22等间距排列，且第一沟槽21和第二沟槽22为小尺寸沟槽，且第三沟槽23为第三沟槽。
[0038]本发明还包括一第一氧化物层51、一多晶硅层52、一第二氧化物层53、一第一金属层54及一第二金属层55，第一氧化物层51淀积于第一沟槽21内部、第二沟槽22内部、第三沟槽23内部及第二沟槽22与第三沟槽23之间的N型硅外延层上。多晶硅层52淀积于的第一沟槽21、第二沟槽22及第三沟槽23内部。第二氧化物层53淀积于第三沟槽23底部的第一氧化物层51上、第三沟槽23内部的多晶硅层52上及第二沟槽22及第三沟槽23之间的第一氧化物层上51。第一金属层54淀积于N型硅外延层2的外侧及第二氧化物层53上。第二金属层55淀积于第一金属层54的外侧。
[0039]本发明还公开了一种沟槽肖特基二极管终端结构的制备方法，包括以下步骤:
[0040]在N型硅基片上生长N型硅外延层；
[0041]在N型硅外延层刻蚀形成若干第一沟槽、一第二沟槽及一第三沟槽；
[0042]在N型硅外延层外侧生长一第一氧化物层；
[0043]在第一沟槽、第二沟槽及第三沟槽内淀积多晶硅，多晶硅填满第一沟槽、第二沟槽且所述第三沟槽的槽壁淀积多晶硅；
[0044]在第一氧化物层、多晶硅层及第三沟槽底部的N型硅外延层外侧淀积一第二氧化物层；
[0045]将N型硅外延层表面和多晶硅层表面的第一氧化物层和第二氧化物层去除；
[0046]在N型硅外延层、第一氧化物层、多晶硅层和第二氧化物层外侧淀积一第一金属层；
[0047]在第一金属层外侧淀积一第二金属层；
[0048]将器件边缘的第一金属层和第二金属层去除，使其边缘处于第三沟槽的中央。
[0049]还包括:在所述N型娃外延层上淀积一掩蔽层，通过刻蚀未被掩蔽层掩蔽的N型娃外延层形成所述第一沟槽、一第二沟槽及一第三沟槽。
[0050]在第一沟槽、第二沟槽及第三沟槽内淀积多晶硅步骤包括:
[0051 ] 淀积多晶硅，且第一沟槽和第二沟槽淀积满多晶硅；
[0052]多晶硅刻蚀，将所述N型硅外延层表面及所述第三沟槽底部的多晶硅完全刻蚀掉，使得多晶硅填满第一沟槽、第二沟槽及所述第三沟槽的槽壁淀积有多晶硅。
[0053]如图2所示，在N型硅基片上生长N型硅外延层，硅基片的电阻率低于0.005 Ω /cm2，外延层的厚度和电阻率由器件的击穿电压决定。
[0054]如图3所示，在所述N型娃外延层上淀积一掩蔽层56，通过光刻刻蚀形成沟槽的刻蚀窗口 ；通过刻蚀掩蔽层56和N型硅外延层形成第一沟槽21、一第二沟槽22及一第三沟槽23，得到的第一沟槽和第二沟槽的大小相同，且第三沟槽的宽度大于第一沟槽的宽度。如图4所示，通过刻蚀将掩蔽层去除。
[0055]如图5所示，在N型硅外延层外侧生长一第一氧化物层51，作为后续多晶硅与N型硅外延层的隔离层，第一氧化物层的氧化物层厚度与器件反向击穿电压相关。
[0056]如图6所不，淀积多晶娃层，且第一沟槽和第二沟槽淀积满多晶娃。多晶娃层为N型掺杂，浓度在lE19/cm3以上，厚度在0.5um以上，保证可以将小尺寸沟槽全部填满，多晶硅淀积的厚度决定了第三沟槽的最