结势垒肖特基二极管及其制造方法
【技术领域】
[0001] 本发明涉及结势皇肖特基二极管及其制造方法，并涉及应用于以IXD(liqUid crystal display:液晶显不器）驱动器、CMOS (Complementary Metal-Oxide Semiconductor :互补金属氧化物半导体）集成电路为代表的半导体装置而有效的技术。
【背景技术】
[0002] 作为肖特基二极管的特性，具有与pn二极管相比逆向电流较大这样的特征。逆向 电流较强地依赖于肖特基接合界面处的电场强度，该电场强度越高则逆向电流越是增加。 为了抑制肖特基二极管的逆向电流，已知有例如在肖特基二极管的η型层的阳极区域内形 成P型层并交替地配置有pn接合的结势皇肖特基（JBS:Junction Barrier Schottky)构 造的二极管。该结势皇肖特基构造的二极管（还仅记为JBS二极管）在施加了逆向电压 时，利用pn接合的耗尽层的扩展，将与硅化物界面相接的η型半导体区域底面部用耗尽层 封闭，由此能够减低肖特基接合界面的电场，能够抑制逆向电流。例如图25示出JBS二极 管的正向电压施加时的纵截面的示意性结构，图26示出JBS二极管的逆向电压施加时的纵 截面的示意性结构。在正向施加时，pn接合部的耗尽层不延伸，电流从阳极流向阴极，但是 在逆向施加时从P型层延伸的耗尽层与相邻的P型半导体区域的耗尽层连结，封住进行肖 特基接合的η型半导体区域的侧面、底面。因此，能够减低肖特基接合界面的电场，能够抑 制逆向电流。由于耗尽层的大小依赖于施加的逆向电压，因此成为其大小由所使用的电源 电压或施加电压决定。
[0003] 作为关于JBS二极管进行了记载的文献的例子，有专利文献1。在该文献中，阳极 内的P型层的配置是等间隔地配置成长方形状的配置、配置成网格状的配置。特别地，在专 利文献1中，在JBS二极管中，虽然配置于阳极电极下部的ρ+形半导体区域有助于逆向漏 电流的减低，但是鉴于在正向动作时实质上不作为电流路径发挥功能、譬如是惰性的半导 体区域，为了形成肖特基接合区域而使多个P+形半导体区域的深度比η形外延层的深度更 浅，在利用扩散形成P+形半导体区域时，利用η形外延层来限制ρ +形半导体区域向横方向 的扩展，不会使得P+形半导体区域的面积不期望地变大而无法得到所要的正向电流量。
[0004] 现有技术文献 专利文献 专利文献1 :特开2003-188391号公报。
【发明内容】
[0005] 发明要解决的课题 如前述那样，由于JBS二极管的阳极内的ρ型半导体区域对正向电流没有贡献，因此 P型半导体区域相对于阳极面积的面积率越低，正向电流越大。然而，如果为了降低P型半 导体区域的面积率而使P型半导体区域的间隔扩展得过多，则耗尽层不连结而逆向电流增 加。在如图27那样将纵长的矩形的pn连接部交替地排列的情况下，虽然由于为了抑制逆 向电流而利用耗尽层把在横方向上邻接的η型半导体区域封住即可而因此容易进行控制， 但是P型层的面积率大，正向电流减低。在如图28那样配置成网格状的情况下，ρ型半导 体区域的面积率降低，但是在网格的交点处耗尽层难以连结，为了抑制逆向电流的增加，而 需要如图29那样使ρ型半导体区域的间隔比图28更窄，如果这样则ρ型半导体区域的面 积率提高而正向电流变少。由于专利文献1所记载的技术是在利用扩散形成P+形半导体 区域时利用η形外延层来限制ρ+形半导体区域向横方向的扩展、不使得ρ +形半导体区域的 面积不期望地变大而得不到所需要的正向电流量的技术，因此想要的是使得通过抑制P型 半导体区域的面积率在制造阶段变得比设计值更大来得到所需要的正向电流量。
[0006] 本发明的目的在于提供一种适合于在逆向电流按原样地小的状态下使正向电流 大的、Pn接合区域相对于肖特基接合区域的配置结构。
[0007] 本发明的前述以及其它目的和新特征根据本说明书的记述以及随附附图将变得 明了。
[0008] 用于解决课题的方案 如果仅是说明本申请中所公开的发明中的代表性发明的概要则如下述那样。
[0009] 即，在结势皇肖特基二极管中，在第一导电型的第一半导体区域用于以规定间隔 与该第一半导体区域之间形成Pn接合区域的第二导电型的多个第二半导体区域被错开地 形成为交错状。在所述第二半导体区域之间的区域形成有用于形成肖特基接合区域的第一 导电型的第三半导体区域。在所述第二半导体区域以及第三半导体区域之上形成有阳极电 极。所述第二半导体区域在从阳极电极起的平面视图中具有四边形形状。沿Y方向具备多 列的被沿X方向等间隔地配置的所述第二半导体区域的列。以与所述各列的列内的所述第 二半导体区域的X方向的间隔尺寸相比所述列之间的所述第二半导体区域的γ方向的间隔 尺寸变得更大的方式，对邻接的列间的X方向的偏移量进行设定。
[0010] 发明的效果 如果仅是说明通过本申请中所公开的发明中的代表性发明而得到的效果则如下述那 样。
[0011] 即，由于以与第二半导体区域的列内的X方向的间隔尺寸相比列间的所述第二半 导体区域的Y方向的间隔尺寸变得更大的方式对第二半导体区域的交错状配置中的邻接 的列间的X方向的偏移量进行设定，因此在保证在逆向电压施加时耗尽层连结时，与只是 把第二半导体区域配置成网格状或者按XY各方向来等间隔地交错配置的情况相比，能够 减小第二半导体区域相对于第三半导体区域的面积率。
【附图说明】
[0012] 图1是把P型半导体区域的交错状配置与仅为网格状配置进行对比而示出的说明 图。
[0013] 图2是例示JBS二极管的阳极部分的纵截面构造的截面图。
[0014] 图3是例示图2的A-A平面截面构造的截面图。
[0015] 图4是示出一个ρ型半导体区域4的尺寸关系的一个例子的说明图。
[0016] 图5是例示在对于ρ型半导体区域的X方向的间隔c和Y方向的间隔c'设为 c=c' =2a而配置成网格状的情况下的排列的说明图。
[0017] 图6是例示在设为c=c'的网格状配置下为了使邻接的耗尽层10连结而设为 c=c' =a V 2的情况下的排列的说明图。
[0018] 图7是示出在把p型半导体区域4的列沿X方向错开地配置成交错状的情况下即 使与配置成图6的网格状时相比，即便扩展p型半导体区域4的间隔c'而进行配置耗尽层 10也连结的下限条件的说明图。
[0019] 图8是示出在把p型半导体区域4的列沿X方向错开地配置成交错状的情况下即 使与配置成图6的网格状时相比，即便扩展p型半导体区域4的间隔c'而进行配置耗尽层 10也连结的上限条件的说明图。
[0020] 图9是用于关于把p型半导体区域4例如按4X4配置成交错状的情况来说明与 P型半导体区域相对于阳极面积的配置形态相应的面积率的说明图。
[0021] 图10是用于说明把p型半导体区域4例如按4X4配置成网格状的情况下的面积 率的说明图。
[0022] 图11是用于说明把p型半导体区域4设为例如宽度为b、高度为5b的矩形状、将 该P型半导体区域4沿其宽度方向配置四个的情况下的面积率的说明图。
[0023] 图12是例示阳极电极内的p型半导体区域的面积率（p型层面积率）与正向电流 If的关系的说明图。
[0024] 图13是例示制造把p型半导体区域4配置成交错状的构造的JBS二极管的主要 制造工序的一个纵截面构造的纵截面图。
[0025] 图14是例示制造把p型半导体区域4配置成交错状的构造的JBS二极管的主要 制造工序的另一纵截面构造的纵截面图。
[0026] 图15是例示制造把p型半导体区域4配置成交错状的构造的JBS二极管的主要 制造工序的另一纵截面构造的纵截面图。
[0027] 图16是例示制造把p型半导体区域4配置成交错状的构造的JBS二极管的主要 制造工序的另一纵截面构造的纵截面图。
[0028] 图17是例示制造把p型半导体区域4配置成交错状的构造的JBS二极管的主要 制造工序的另一纵截面构造的纵截面图。
[0029] 图18是例示制造把p型半导体区域4配置成交错状的构造的JBS二极管的主要 制造工序的另一纵截面构造的纵截面图。
[0030] 图19是例示制造把P型半导体区域4配置成交错状的构造的JBS二极管的主要 制造工序的另一纵截面构造的纵截面图。
[0031] 图20是例示制造把p型半导体区域4配置成交错状的构造的JBS二极管的主要 制造工序的另一纵截面构造的纵截面图。
[0032] 图21是示出从图19的由硅化物得到的电极起的下方的平面结构的平面图。
[0033] 图22是例示对于图21更换了导电