表不的情况下，关系表达式η < -0.02RonA+0.7 成立。
[0045]关于常规M0SFEF，器件被设计为使源极区和源电极的接触宽度变宽，以减少源极区与源电极之间的电阻。相反，在上述的M0SFET 1、2中，源极区14和源电极16的接触宽度η被限定为小于-0.02RonA+0.7。因此，源极区14和源电极16的接触部分的电阻整体上变高了。而且，当电流值小时，接触部分的电阻具有小的影响，当电流值大时，接触部分的电阻具有大的影响。结果，在具有低漏极电压的区域中能够保持漏极电流，在具有高漏极电压的区域中能够减小漏极电流。这样，即使负载短路时将高电压施加到M0SFETU2，也能抑制大量电流在M0SFET 1、2中流动。结果，能够在负载短路时抑制元件损坏。
[0046](4)优选地，M0SFET 1、2被配置成使得关系表达式η彡-0.02RonA+0.6成立。通过这样限定源极区14和源电极16的接触宽度η的上限值为-0.02RonA+0.6，如上所述能够更有效地减少高电压区中的漏极电流。结果，能够在负载短路时更有效地抑制元件损坏。
[0047](5)优选地，在M0SFET 1、2中，接触宽度η不小于0.1 μm。当接触宽度η小于0.Ιμπι，源极区14和源电极16的接触部分的电阻会变得太大，从而导致器件的大量损耗。因此，优选地，为了抑制元件损坏并抑制器件的损耗，将接触宽度η限定为小于-0.02IU+0.7(优选不大于-0.02RonA+0.6)，并将其下限值限定为0.lym0
[0048](6)优选地，M0SFET 1被配置成使得在导通状态下在沟道区CH中形成反型层。
[0049](7)优选地，在M0SFET 1中，体区13构成主表面10a的一部分。M0SFET 1、2被配置成通过在源电极16和栅电极27之间施加电压，来控制是否在沟道区CH中形成反型层，沟道区CH在体区13中与主表面10a相邻。因此，根据本公开，在碳化硅半导体器件中可以采用平面型M0SFET 1。
[0050](8)优选地，在M0SFET 2中，在碳化硅层10中形成沟槽TR，以在主表面10a侧具有开口并且具有暴露体区13的一部分的侧壁表面SW。M0SFET 2被配置为通过在源电极16和栅电极27之间施加电压，来控制是否在沟道区CH中形成反型层，沟道区CH在体区13中与侧壁表面SW相邻。因此，根据本公开，在碳化硅半导体器件中可以采用沟槽型M0SFET 2。[0051 ] (9)优选地，在M0SFET 2中，在沟槽TR的侧壁表面SW上，体区13被设置有包括具有{0-33-8}的面取向的第一面S1的表面。因此，能够减小侧壁表面SW中的沟道电阻。结果，能够减小M0SFET 2的导通电阻。
[0052](10)优选地，在M0SFET 2中，该表面微观上包括第一面S1。表面微观上进一步包括具有{0-11-1}的面取向的第二面S2。因此，能够进一步减小侧壁表面SW中的沟道电阻。结果，能够进一步减小M0SFET 2的导通电阻。
[0053](11)优选地，在M0SFET 2中，该表面的第一和第二面S1、S2构成具有{0-11-2}的面取向的组合面SR。因此，能够进一步减小侧壁表面SW中的沟道电阻。结果，能够进一步减小M0SFET 2的导通电阻。
[0054](12)优选地，在M0SFET 2中，该表面相对于{000-1}面宏观上具有62° ±10°的偏离角。因此，能够进一步减小侧壁表面SW中的沟道电阻。结果，能够进一步减小M0SFET2的导通电阻。
[0055](13)优选地，M0SFET 1、2被配置成使得其导通时间不大于14.5nm。因此，例如，根据该导通时间(Tr)，能够评估M0SFET 1、2的开关特性。在M0SFET 1、2中，能够减小导通时间以下降到上述范围内。
[0056][实施例的细节]
[0057]接下来，参考各图将描述实施例的具体实例。应该注意的是，在下述的图中，为相同或对应部分指定相同的参考符号，且不再重复描述。在本说明书中，单个面用0示出，集合面用{}示出。另外，晶体学的负指数应当用上面加有(横条)的数字表示，但在本说明书中，用前面加有负号的数字表示。
[0058](第一实施例)
[0059]首先，参考图1和图2，下面描述作为根据第一实施例的碳化硅半导体器件的M0SFET 1的结构。图1示出了沿图2中的线段1-Ι得到的M0SFET 1的横截面结构。
[0060]参考图1，M0SFET 1是平面型M0SFET，且主要包括碳化硅层10、栅极绝缘膜15、栅电极27、源电极16 (电极层)、漏电极20、源极焊盘电极19、背面焊盘电极23和层间绝缘膜
21。碳化娃层10包括第一主表面10a和与第一主表面10a相反的第二主表面10b。而且，碳化硅层10包括碳化硅衬底11和外延生长层5。外延生长层5设置有漂移区12 (第一杂质区)、体区13(第二杂质区)、源极区14(第四杂质区)和接触区18(第三杂质区)。
[0061]碳化硅衬底11包含η型杂质，诸如氮(Ν)，因此具有η型导电性。漂移区12形成在碳化硅衬底11的一个主表面上。漂移区12包含η型杂质，诸如氮(Ν)，因此具有η型导电性(第一导电类型)。漂移区12的η型杂质浓度小于碳化硅衬底11的η型杂质浓度。
[0062]与漂移区12相接触地形成体区13。而且，多个体区13形成在外延生长层5中以构成第一主表面10a的一部分。而且，在每个体区13中，与第一主表面10a相邻的区域是沟道区CH。在M0SFET 1的操作期间，控制是否在沟道区CH中形成反型层。体区13包含ρ型杂质，诸如铝(Α1)或硼(Β)，因此具有ρ型导电性(第二导电类型)。而且，如图2的平面图所示，当在第一主表面10a的平面图中看时，体区13具有由六边形构成的外周形状。
[0063]参考图1，与体区13相接触地形成源极区14。而且，源极区14构成第一主表面10a的一部分，并且形成在体区13中，且体区13介于源极区14和漂移区12之间。源极区14包含η型杂质，诸如磷(Ρ)，因此具有η型导电性。源极区14的η型杂质浓度大于漂移区12的η型杂质浓度。而且，如图2的平面图所示，当在第一主表面10a的平面图中看时，源极区14具有由六边形构成的外周形状。而且，源极区14形成在体区13的内部以围绕接触区18。
[0064]参考图1，与体区13相接触地形成接触区18。而且，接触区18构成第一主表面10a的一部分，并且在体区13中与源极区14相邻形成。接触区18包含ρ型杂质，诸如A1和B，因此具有ρ型导电性。接触区18的ρ型杂质浓度大于体区13的ρ型杂质浓度。
[0065]而且，如图2的平面图所示，当在第一主表面10a的平面图中看时，接触区18具有由六边形构成的外周形状。而且，接触区18形成在体区13和源极区14的内部。而且，当在第一主表面10a的平面图中看时，接触区18的面积不小于体区13的面积的10%，优选为不小于15%。应该注意的是，体区13和接触区18的面积分别是指，当在如图2所示的第一主表面10a的平面图中看时，构成体区13和接触区18的外周形状的六边形的面积。
[0066]参考图1，形成与第一主表面10a的一部分相接触的栅极绝缘膜15。更具体地，栅极绝缘膜15形成为从一个源极区14上延伸到另一个源极区14上且位于体区13上。栅极绝缘膜15例如由二氧化硅(Si02)等制成。
[0067]栅电极27形成在栅极绝缘膜15上。栅电极27例如由导体制成，诸如其中添加有杂质的多晶硅，或A1。而且，栅极电极27形成为从一个源极区14上延伸到另一个源极区14上。
[0068]源电极16在第一主表面10a上与源极区14和接触区18中的每一个相接触，并被电连接到源极区14和接触区18中的每一个。源电极16由能与源极区14和接触区18形成欧姆接触的材料制成，诸如从由NixSiy(硅化镍)、TixSiy(硅化钛)、AlxSiy(硅化铝)和TixAlySiz (硅化钛铝)(X、y、z>0)组成的组中选择的至少一种材料。
[0069]相对于源极区14，源电极16具有不大于1 X 10 5ηιΩ cm2的接触电阻。而且，相对于接触区18，源电极16具有不小于1 X 10 4 Ω cm2且不大于1X10 iQcm2的接触电阻。
[0070]在这里，下面描述M0SFET 1的源电极16和源极区14的接触宽度η ( μ m)与导通电阻Ι^ηΑ(m Ω cm2)之间的关系。在M0SFET 1中，在源极区14和源电极16的接触宽度用η表示且M0SFET 1的导通电阻用R-表示的情况下，关系表达式n〈-0.02R οηΑ+0.7成立，并且优选地，关系表达式η ( -0.02RonA+0.6成立。关于关系表达式，例如，当导通电阻R—为10mΩ cm2,接触宽度η小于0.5 μπι，且优选不大于0.4 μπι。而且，接触宽度η优选不小于
0.1 μm，且优选不小于0.15 μπι。而且，接触宽度η不大于源极区14的深度D。
[0071]如图1所示，接触宽度η为在碳化硅层10的厚度方向和沟道区CH中载流子的迀移方向(该方向用图1的虚线箭头表示)上的横截面的宽度。通过使用例如SEM(扫描电子显微镜)、TEM(透射电子显微镜)、SCM(扫描电容显微镜)等来观察横截面，可以测量接触宽度η。
[0072]作为SEM，例如，可以使用由FEI提供的Quanta? 3D FEG。样本分析区为例如20μπιΧ20μπι。加速电压为例如2kV。探针电流为例如15pA。作为TEM，例如，可以使用由JE0L提供的JEM-2100F。样本分析区为例如10 μmX 10 μm