碳化硅半导体器件的制作方法
【技术领域】
[0001]本公开涉及一种碳化硅半导体器件。
【背景技术】
[0002]采用碳化硅的示例性半导体器件是M0SFET (金属氧化物半导体场效应晶体管)。M0SFET是一种通过根据栅极电压的阈值控制是否在沟道区中形成反型层，来控制源电极和漏电极之间电流的半导体器件。在该M0SFET中，在沟道区中形成反型层的导通状态下，从源电极引入到碳化硅层中的电子继续通过碳化硅层中的源极区、体区(沟道区)和漂移区，然后到达漏电极。
[0003]例如，HiroyukiMatsunam1、Noboru Otan1、Tsunenobu Kimoto 和 TakashiNakamura，“Technology of Semiconductor SiC and Its Applicat1n”NikkanKogyo Shimbun第二版，2011年9月，第304-305页，公开了一种在采用碳化娃的M0SFET (SiC-MOSFET)中形成与η型源极区和ρ型接触区都相接触的电极的技术。在该技术中，相对于Ρ型接触区的接触电阻比相对于η型源极区的接触电阻高，但电极能够与每个区域欧姆接触。同时，在 Hideto Tamaso、Shunsuke Yamada、Hiroyuki Kitabayashi 和 TakuHorii，“Ti/Al/Si Ohmic Contacts for Both n-Type and p-Type 4H_SiC，，，材料科学论坛，瑞士，Trans Tech出版公司，2014年2月，第778-780卷，第669-672页，公开了相对于η型区和ρ型中的每一个的钛铝硅电极的接触电阻。
【发明内容】
[0004]根据本公开的碳化硅半导体器件包括碳化硅层、栅极绝缘膜、栅电极和电极层。碳化硅层包括主表面。而且，碳化硅层包括第一杂质区、第二杂质区和第三杂质区。第一杂质区具有第一导电类型。第二杂质区与第一杂质区相接触，并具有不同于第一导电类型的第二导电类型。第三杂质区与第二杂质区相接触，构成主表面的一部分，当在主表面的平面图中看时形成在第二杂质区中，并具有第二导电类型。栅极绝缘膜形成在第二杂质区上。栅电极形成在栅极绝缘膜上。电极层在主表面中与第三杂质区相接触。碳化硅半导体器件被配置成，使电极层相对于第三杂质区的接触电阻不小于1 X 10 4 Ω cm2且不大于1X10 1 Ω cm2。当在主表面的平面图中看时，第三杂质区的面积不小于第二杂质区的面积的10%。
【附图说明】
[0005]图1是示出根据第一实施例的碳化硅半导体器件的结构的示意横截面图。
[0006]图2是示出根据第一实施例的碳化硅半导体器件的结构的示意平面图。
[0007]图3是示意性示出根据第一实施例的制造碳化硅半导体器件的方法的流程图。
[0008]图4是用来示例根据第一实施例的制造碳化硅半导体器件的方法中的步骤(S10)和(S20)的不意图。
[0009]图5是用来示例根据第一实施例的制造碳化硅半导体器件的方法中的步骤(S30)和(S40)的不意图。
[0010]图6是用来示例根据第一实施例的制造碳化硅半导体器件的方法中的步骤(S50)的示意图。
[0011]图7是用来示例根据第一实施例的制造碳化硅半导体器件的方法中的步骤(S60)和(S70)的不意图。
[0012]图8是示出根据第二实施例的碳化硅半导体器件的结构的示意横截面图。
[0013]图9是示出根据第二实施例的碳化硅半导体器件的结构的示意平面图。
[0014]图10是示意性示出根据第二实施例的制造碳化硅半导体器件的方法的流程图。
[0015]图11是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S100)至(S120)的示意图。
[0016]图12是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S120)的示意图。
[0017]图13是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S130)的示意图。
[0018]图14是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S130)的示意图。
[0019]图15是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S130)的示意图。
[0020]图16是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S140)的示意图。
[0021]图17是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S150)至(S170)的示意图。
[0022]图18是示出导通电阻与源电极和源极区的接触宽度之间关系的图。
[0023]图19是用来示例SiC-MOSFET的1-V特性的图。
[0024]图20是示出SiC-MOSFET的1-V特性的图。
[0025]图21是示出导通时间与接触区的面积和体区的面积的比率之间关系的图。
[0026]图22是示意性示出包括在碳化硅半导体器件中的碳化硅层的表面的精细结构的局部横截面图。
[0027]图23示出了多型体4H的六边形晶体中的(000_1)面的晶体结构。
[0028]图24示出了沿图23的线XXIV-XXIV的(11-20)面的晶体结构。
[0029]图25示出了在(11-20)面内的具有图22的组合面的表面附近的晶体结构。
[0030]图26示出了在从(01-10)面观察时的图22的组合面。
[0031]图27是示出在执行热蚀刻和不执行热蚀刻的情况中的每一种中，沟道迀移率与当宏观观察时在沟道表面和(000-1)面之间的角度之间的示例性关系的图。
[0032]图28是示出沟道迀移率与在沟道方向和〈0-11-2〉方向之间的角度的示例性关系的图。
[0033]图29示出了图22的变形。
[0034]图30示出了转换评估电路。
【具体实施方式】
[0035][实施例的描述]
[0036]本公开的目的是，提供一种具有改善的开关特性的碳化硅半导体器件。
[0037]在SiC-MOSFET中，源电极经由接触区(杂质浓度高于体区的区域)电连接到体区。通过在源电极和栅电极之间施加预定的栅极电压，来控制是否在体区的沟道区中形成反型层。
[0038]在常规SiC-MOSFET中，充分减小源电极相对于接触区的接触电阻是困难的，因此会不利地导致降低的开关特性。具体地，高接触电阻会使在源电极和栅电极之间施加的栅极电压降低，因此会不利地导致在导通状态和截止状态之间的缓慢切换。
[0039](1)根据本公开的碳化硅半导体器件(M0SFET 1、2)包括碳化硅层10、栅极绝缘膜
15、栅电极27和电极层(源电极16)。碳化娃层10包括主表面10a。而且，碳化娃层10包括第一杂质区(漂移区12)、第二杂质区(体区13)和第三杂质区(接触区18)。漂移区12具有第一导电类型(η型)。体区13与漂移区12相接触，并具有不同于η型的第二电导类型(Ρ型)。接触区18与体区13相接触，构成主表面10a的一部分，当在主表面10a的平面图中看时形成在体区13中，并具有ρ型。栅极绝缘膜15形成在体区13上。栅电极27形成在栅极绝缘膜15上。源电极16在主表面10a中与接触区18相接触。M0SFET 1、2被配置成，使得源电极16相对于接触区18的接触电阻不小于1 X 10 4 Ω cm2且不大于1 X 10 1 Ω cm2。当在主表面10a的平面图中看时，接触区18的面积不小于体区13的面积的10%。
[0040]发明人对改善SiC-MOSFET的开关特性的措施已经进行了仔细研究。结果，发明人已经得知，即使当源电极16相对于接触区18的接触电阻高(不小于lXlOkcm2且不大于1X10 4cm2)时，通过增大接触区18的面积来增加与源电极16的接触面积，也能改善开关特性。更具体地，已发现，当接触区18的面积被限定不小于体区13的面积10%时，源电极16和接触区18的接触部分的电阻整体上被减小了，从而显著地改善了开关特性。
[0041]如上所述，在M0SFET 1、2中，接触区18的面积被限定不小于体区13的面积10%。因此，即使当源电极16相对于接触区18的接触电阻高(不小于IX 10 4Ω cm2且不大于1X10 'Ω cm2)时，源电极16和接触区18的接触部分的电阻也整体上被减小了。结果，抑制了在源电极16和栅电极27之间施加的栅极电压的降低，从而改善了器件的开关特性。应该注意的是，体区13和接触区18的面积分别是指:当在碳化硅层10的主表面10a的平面图中看时，构成体区13和接触区18的外周形状的形状的面积。
[0042](2)优选地，在M0SFET 1、2中，碳化硅层10进一步包括具有η型的第四杂质区(源极区14)。源极区14当在主表面10a的平面图中看时形成在体区13中，源极区14包围接触区18，并构成主表面10a的一部分。在主表面10a中，源电极16与接触区18和源极区14中的每一个相接触。
[0043]因此，根据本公开的碳化硅半导体器件可以采用这种源电极16与源极区14和接触区18两者都相接触的结构。结果，能够使制造碳化硅半导体器件的工艺更加简单。
[0044](3)优选地，M0SFET 1、2被配置成，使得在碳化硅层10的厚度方向和体区13中的载流子的迀移方向上的横截面中源极区14和源电极16的接触宽度用η(μπι)表示的情况下，并且在导通状态下的M0SFET 1、2的导通电阻用Ι^αΟιιΩ cm2)