双功函数掩埋栅型晶体管、形成方法和包括其的电子器件的制作方法
【专利说明】双功函数掩埋栅型晶体管、形成方法和包括其的电子器件
[0001]相关申请的交叉引用
[0002]本申请要求2014年5月29日提交的申请号为10-2014-0065279的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]示例性实施例涉及一种晶体管，且更具体地，涉及一种双功函数掩埋栅型晶体管、用于制造所述晶体管的方法以及包括所述晶体管的电子器件。
【背景技术】
[0004]晶体管采用金属栅电极作为它们的栅电极。低电阻的金属栅电极可以降低栅极电阻。此外，由于金属栅电极具有高的功函数，所以它们可以降低沟道杂质剂量。这可能导致泄漏电流降低，从而提高了晶体管的性能。
[0005]然而，高功函数具有一个问题在于，在金属栅电极与杂质区(例如，源极区/漏极区)重叠的区域中增加了栅致漏极泄漏(gate-1nduced drain leakage，GIDL)。具体地，难以降低在掩埋栅型晶体管中的栅致漏极泄漏，因为具有很大的金属栅电极与杂质区(包括源极区/漏极区)重叠的区域。
【发明内容】
[0006]一个实施例针对一种可以改善栅致漏极泄漏(GIDL)电流特性和驱动能力的掩埋栅型晶体管，以及用于制造所述掩埋栅型晶体管的方法。
[0007]根据一个实施例，一种晶体管包括:源极区和漏极区，其形成在衬底中以彼此分隔开；沟槽，其形成在源极区和漏极区之间的衬底中；以及掩埋栅电极，其被设置在沟槽中，其中，掩埋栅电极包括:下掩埋部分，其包括高功函数阻挡层和设置在高功函数阻挡层之上的第一低电阻率层，其中，高功函数阻挡层包括含铝氮化钛；以及上掩埋部分，其包括设置在下掩埋部分之上且与源极区和漏极区重叠的低功函数阻挡层、以及设置在低功函数阻挡层之上的第二低电阻率层。高功函数阻挡层可以包括氮化钛铝(TiAIN)。低功函数阻挡层可以包括无氟妈(fluorine-free tungsten，FFW)。低功函数阻挡层可以包括碳化钛(TiC)、碳化钛铝(TiAlC)或钛铝(TiAl)。第一低电阻率层和第二低电阻率层可以包括含金属的材料，其电阻率分别比高功函数阻挡层和低功函数阻挡层的电阻率更低。第一低电阻率层和第二低电阻率层可以包括钨。下掩埋部分还可以包括在高功函数阻挡层和第一低电阻率层之间的阻挡增强层。阻挡增强层可以包括氮化钛(TiN)，以及其中，高功函数阻挡层包括氮化钛铝(TiAIN)。
[0008]根据另一个实施例，一种晶体管包括:有源区，其包括鳍型区；隔离层，其被凹陷以暴露出鳍型区的上表面和的侧壁；源极区和漏极区，其形成在有源区中且彼此分隔开；沟槽，其形成在源极区和漏极区之间的有源区中且延伸至隔离层；以及掩埋栅电极，其被设置在沟槽中且覆盖鳍型区，其中，掩埋栅电极包括:下掩埋部分，其包括高功函数阻挡层和设置在高功函数阻挡层之上的第一低电阻率层，其中，高功函数阻挡层包括含铝氮化钛；以及上掩埋部分，其包括设置在下掩埋部分之上且与源极区和漏极区重叠的低功函数阻挡层、以及设置在低功函数阻挡层之上的第二低电阻率层。晶体管还可以包括在高功函数阻挡层和第一低电阻率层之间的阻挡增强层。高功函数阻挡层可以包括氮化钛铝(TiAIN)，并且阻挡增强层可以包括氮化钛(TiN)。低功函数阻挡层可以包括无氟钨(FFW)。低功函数阻挡层可以包括碳化钛(TiC)、碳化钛铝(TiAlC)或钛铝(TiAl)。第一低电阻率层和第二低电阻率层中的每个可以包括钨。
[0009]根据另一个实施例，一种用于制造晶体管的方法包括:在衬底中形成限定有源区的隔离层；形成穿过有源区和隔离层的沟槽；形成下掩埋栅电极，下掩埋栅电极包括设置在沟槽的底部和侧壁上且填充沟槽的部分的高功函数阻挡层；在下掩埋栅电极之上形成上掩埋栅电极，上掩埋栅电极包括低功函数阻挡层并且填充沟槽的部分；在上掩埋栅电极之上形成覆盖层；以及形成源极区和漏极区，源极区和漏极区通过沟槽在衬底上彼此分隔开，并且具有与低功函数阻挡层重叠的深度。用于制造晶体管的方法还可以包括在形成沟槽之后，通过将隔离层凹陷来形成鳍型区。高功函数阻挡层可以包括氮化钛铝(TiAIN)。低功函数阻挡层可以包括无氟钨(FFW)、碳化钛(TiC)、碳化钛铝(TiAlC)、钛铝(TiAl)或它们的组合。形成下掩埋栅电极可以包括:形成氮化钛铝(TiAIN)作为高功函数阻挡层；在氮化钛铝(TiAIN)之上形成氮化钛(TiN);在氮化钛(TiN)之上形成填充沟槽的钨层；以及将氮化钛铝(TiAIN)、氮化钛(TiN)和钨层凹陷。形成上掩埋栅电极可以包括:在包括下掩埋栅电极的衬底的轮廓之上，形成无氟钨(FFW)层作为低功函数阻挡层；在无氟钨(FFW)层之上形成填充沟槽的钨层；以及将无氟钨(FFW)层和钨层凹陷。
【附图说明】
[0010]图1是图示根据一个实施例的晶体管的平面图。
[0011]图2A和图2B是图示根据第一实施例的晶体管的截面图。
[0012]图3A和图3B是图示根据第二实施例的晶体管的截面图。
[0013]图4A至4G是示例性地图示用于制造根据第一实施例的晶体管的方法的截面图。
[0014]图5A至5E是示例性地图示用于制造根据第二实施例的晶体管的方法的截面图。
[0015]图6A是比较用作第一阻挡层的材料的功函数的曲线图。
[0016]图6B是比较用作第一阻挡层的材料的泄漏电流的曲线图。
[0017]图7A是比较用作第二阻挡层的材料的功函数的曲线图。
[0018]图7B是比较用作第二阻挡层的材料的泄漏电流的曲线图。
[0019]图8是图示包括根据一个实施例的晶体管的半导体器件的一个实例的截面图。
[0020]图9是图示包括根据一个实施例的掩埋栅型晶体管的半导体器件的另一个实例的平面图。
[0021]图10是沿着图9中的线A-A’截取的半导体器件的截面图。
[0022]图11A至11C示出包括根据一个实施例的晶体管的集成电路的各种应用实例。
[0023]图12图示了包括根据一个实施例的晶体管的电子器件。
【具体实施方式】
[0024]下面将参照附图更详细地描述示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限制性的。相同的附图标记在各种附图和实施例中表示相似的部分。
[0025]附图不一定按比例绘制，且在某些情况下，为了清楚地示出实施例的特征可能对比例进行夸大。当第一层被称作在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
[0026]图1是图示根据一个实施例的晶体管的平面图。
[0027]参见图1，晶体管100包括:掩埋栅电极105、第一杂质区106和第二杂质区107。隔离层102和有源区103形成在衬底101中。沟槽104可以形成在衬底101中。沟槽104被形成为穿过有源区103和隔离层102。掩埋栅电极105形成在沟槽104的内部。沟槽104使第一杂质区106和第二杂质区107彼此分隔开。沟槽104包括第一沟槽104A和第二槽104B。第一沟槽104A形成在有源区103中。第二沟槽104B形成在隔离层102中。沟槽104可以从第一沟槽104A连续地延伸至第二沟槽104B。
[0028]图2A和图2B是图示根据第一实施例的晶体管的截面图。图2A是沿着图1中的线A-A’截取的晶体管100的截面图。图2B是沿着图1的线B-B’截取的晶体管100的截面图。
[0029]晶体管200形成在衬底201中。衬底201包括半导体衬底。衬底201可以包括硅衬底或绝缘体上娃(silicon-on-1nsulator，SOI)衬底。隔离层202形成在衬底201中。隔离层202填充隔离沟槽203。隔离层202限定了在衬底201中的有源区204。有源区204可以具有岛的形状。
[0030]具有预定深度的沟槽205形成在衬底201中。沟槽205可以具有在一个方向上延伸的线的形状。沟槽205可以被形成为穿过有源区204和隔离层202。沟槽205的深度可以比隔离沟槽203的深度更浅。沟槽205可以以包括第一沟槽205A和第二沟槽205B。第一沟槽205A形成在有源区204中。第二沟槽205B形成在隔离层202中。第一沟槽205A和第二沟槽205B可以连续地形成。第一沟槽205A的底表面和第二沟槽205B的底表面可以被设置在同一水平处。
[0031]第一杂质区216和第二杂质区217形成在有源区204中。第一杂质区216和第二杂质区217掺杂有导电杂质。导电杂质可以包括磷(P)、砷(As)、锑(Sb)或硼(B)。第一杂质区216和第二杂质区217掺杂有相同导电类型的杂质。第一杂质区216和第二杂质区217被设置在沟槽205的两侧的有源区204中。第一杂质区216和第二杂质区217分别与源极区和漏极区相对应。第一杂质区216和第二杂质区217的底表面可以被定位在从有源区204的顶表面起的预定深度处。第一杂质区216和第二杂质区217可以接触沟槽205的侧壁。第一杂质区216和第二杂质区217的底表面可以被定位在比沟槽205的底表面更高的水平处。
[0032]栅电介质层206形成在沟槽205的底表面和侧壁上。栅电介质层206可以包括氧化硅、氮化硅、氮氧化硅、高k材料或它们的组合。高k材料可以具有相对氧化硅和氮化硅更高的介电常数(k)。
[0033]掩埋栅电极207形成在沟槽205中。掩埋栅电极207可以包括下掩埋部分208和上掩埋部分212。
[0034]下掩埋部分208包括第一阻挡层209和第一低电阻率层(或下部栅电极)211。第一低电阻率层211填充沟槽205的部分。第一阻挡层209被设置在第一低电阻率层211和栅电介质层206之间。阻挡增强层210可以被设置在第一阻挡层209和第一低电阻率层211之间。第一阻挡层209保护第一低电阻率层211免于扩散。阻挡增强层210增强对于第一低电阻率层211的保护，并且防止第一阻挡层209和第一低电阻率层211之间的反应。第一阻挡层209、阻挡增强层210和第一低电阻率层211的顶表面可以是彼此齐平。
[0035]上掩埋部分212包括第二阻挡层213和第二低电阻率层(或上部栅电极)214。第二低电阻率