Si基MHEMT外延结构的制作方法
【技术领域】
[0001] 本发明涉及半导体器件制造技术领域，特别是涉及一种Si基MHEM T外延结构。
【背景技术】
[0002] InP基HEMT (high electron mobility transistor,高电子迁移率晶体管）已被 公认在微波/毫米波低噪声、高功率应用领域具有很大的优势。InP基HEMT由于GalnAs沟 道的In组分可以达到53%以上，具有非常高的电子迀移率和二维电子气密度，所以器件性 能比Si基射频CM 0S器件更为优越。然而，InP基HEMT的缺点也非常明显，InP材料的价 格昂贵，而且目前InP衬底的最大尺寸也仅为2英寸，而且易碎、工艺加工难度大、难以大批 量生产。
[0003]目前，一些厂商为了降低成本，而采用GaAs衬底代替InP衬底，但是由于GaAs材 料自身价格和尺寸的限制，仍然无法实现大规模生产。
【发明内容】
[0004] 本发明主要解决的技术问题是提供一种Si基MHEMT外延结构，能够实现Si材料 和InP沟道材料的异质集成。
[0005] 为解决上述技术问题，本发明采用的一个技术方案是：提供一种S i基MHEMT外延 结构，包括P型Si衬底，所述P型Si衬底上由下至上依次生长有GaAs成核层、晶格应变缓 冲层和外延层，所述晶格应变缓冲层用于吸收所述P型Si衬底与所述外延层之间因晶格失 配产生的应力，所述外延层由下至上依次包括GalnAs沟道层、AlInAs隔离层、Si掺杂层、 AlInAs势皇层和GalnAs帽层，所述晶格应变缓冲层包括由下至上依次生长的GaAs缓冲层、 第一InP缓冲层、GalnAs应力束缚层、第二InP缓冲层、第一AlInAs缓冲层和第二AlInAs 缓冲层，其中，所述GaAs缓冲层采用高温生长，所述第一InP缓冲层采用低温生长，所述第 二InP缓冲层采用高温生长，第一AlInAs缓冲层采用低温生长，所述第二AlInAs缓冲层采 用高温生长。
[0006] 优选地，采用高温生长的温度为650°C，采用低温生长的温度为550°C。
[0007] 优选地，所述GaAs缓冲层、所述第一InP缓冲层和所述第二InP缓冲层的厚度均 为400-800nm，所述第一AlInAs缓冲层和所述第二AllnAs缓冲层的厚度为100-300nm。
[0008] 优选地，所述第一AlInAs缓冲层和所述第二AlInAs缓冲层中，A1InAs的化学式 为AhxInxAs，其中，X的范围为0-0. 54。
[0009] 优选地，所述GalnAs沟道层采用金属有机化合物沉积M0CVD工艺生长，用于在低 场下为二维电子气提供导电沟道，所述GalnAs沟道层的厚度为200-320Λ，且GalnAs的化 学式为G&1YInYAs，其中，Y的范围为0-0. 54。
[0010] 优选地，所述AlInAs隔离层采用分子束外延工艺生长，用于将施主杂质电离中心 和所述二维电子气进行空间隔离，所述AlInAs隔离层的厚度为3〇-6〇1，且AlInAs的化学 式为AhzInzAs，其中，Z的范围为0-0. 54。
[0011] 优选地，所述Si掺杂层采用分子束外延工艺生长，用于提供自由电子，所述Si掺 杂层的厚度为5-10A,Si的掺杂剂量为2. 5X1012-5X1012cm2。
[0012] 优选地，所述AlInAs势皇层采用M0CVD工艺生长，用于使所述Si掺杂层提供的自 由电子向所述GalnAs沟道层内转移，所述AlInAs势皇层的厚度为200-300Λ，且AlInAs的 化学式AhMInMAs，其中，Μ的范围为0-0. 54。
[0013] 优选地，所述GalnAs帽层采用分子束外延工艺生长，所述GalnAs帽层的厚度为 150-300A,且GalnAs的化学式为G&1NInNAsIn，其中，N的范围为0-0. 54。
[0014] 优选地，所述GalnAs帽层进行Si掺杂，Si的掺杂剂量为5X 101S-2X 1019cm3。
[0015] 区别于现有技术的情况，本发明的有益效果是：
[0016] 1.通过晶格应变缓冲层与P型Si衬底无缝契合，有效改善了P型Si衬底和InP 沟道材料之间的晶格失配问题，从而能够实现Si材料和InP沟道材料的异质集成，而且P 型Si衬底尺寸大，价格便宜，有利于大幅度降低MHEMT的成本，有利于射频与数字集成的大 规模化应用；
[0017] 2.P型Si衬底加工难度低，在毫米波频率范围内的低噪声、高功率领域有着非常 重要的应用价值。
【附图说明】
[0018] 图1是本发明实施例Si基MHEMT外延结构的示意图。
【具体实施方式】
[0019] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例，都属于本发明保护的范围。
[0020] 参见图1，是本发明实施例Si基MHEMT外延结构的示意图。本实施例的Si基 MHEMT外延结构包括P型Si衬底1，P型Si衬底1上由下至上依次生长有GaAs成核层2、 晶格应变缓冲层3和外延层4。晶格应变缓冲层3用于吸收P型Si衬底1与外延层4之间 因晶格失配产生的应力，外延层4由下至上依次包括GalnAs沟道层41、AlInAs隔离层42、 Si掺杂层43、AlInAs势皇层44和GalnAs帽层45。晶格应变缓冲层3包括由下至上依次 生长的GaAs缓冲层31、第一InP缓冲层32、GaInAs应力束缚层33、第二InP缓冲层34、第 一AlInAs缓冲层35和第二A1InAs缓冲层36。其中，GaAs缓冲层31采用高温生长，第一 InP缓冲层32采用低温生长，第二InP缓冲层34采用高温生长，第一AlInAs缓冲层35采 用低温生长，第二AlInAs缓冲层36采用高温生长。在本实施例中，采用高温生长的温度为 650°C，采用低温生长的温度为550°C。
[0021] 具体而言，GaAs缓冲层31、第一InP缓冲层32和第二InP缓冲层34的厚度均为 400-800nm，第一AlInAs缓冲层35和第二AlInAs缓冲层36的厚度为100-300nm。GalnAs 应力束缚层33的厚度可以根据实际需要设置。晶格应变缓冲层3由于依次采用高低温生 长形成5层缓冲层结构，可以充分吸收P型Si衬底1与外延层4之间因为晶格失配产生 的应力，过滤掉P型Si衬底1产生的散射中心。而GalnAs应力束缚层33位于5层缓冲 层结构的中间，主要用来对其它缓冲层的应力进行调节，避免产生晶格弛豫。可选地，第一 AlInAs缓冲层35和第二AlInAs缓冲层36中，AlInAs的化学式为AhxInxAs，其中，X的范 围为 0-0. 54。
[0022] GalnAs沟道层 41 米用MOCVD(Metal