复合多晶硅栅mos器件及其制造方法
【技术领域】
[0001]本发明属于半导体器件及制造领域，特别是涉及一种复合多晶硅栅M0S器件及其制造方法。
【背景技术】
[0002]随着当今技术的发展，CMOS集成电路要求更高的集成度，更好的性能，更快的速度，而这些要求都需要通过提高M0S器件的性能才能实现。近十几年来，M0S器件研究者们通过改进器件结构、使用更优异的材料，减小器件尺寸等方法来提高M0S器件的性能。
[0003]目前比较先进的CMOS工艺，其主要特点包括:
[0004](1)栅工程的改进。通过减小栅长或者通过增加栅的个数来提高M0S器件的性能。
[0005](2)氧化层的改进。通过在氧化物中引入氮元素能够增加栅极介电常数，并且提高了可靠性。氮氧化物也可以阻止硼离子通过栅介质进入沟道。
[0006](3)沟道中的改进。通过超浅的源漏掺杂技术(Ultra shallow Source DrainExtens1n)减少漏端与沟道親合产生的结电容。或是通过使用halo掺杂工艺，使沟道横向掺杂浓度发生突变，也可以用来抑制漏端耦合。Halo注入还用于调整M0SFET其阈值电压。
[0007]例如论文[R.S.Saxena, M.J.Kumar.Dual Material Gate Technique forEnhanced Transconductance and Breakdown Voltage of Trench Power MOSFETs.1EEETrans.Electron Devices.56(2009)517-522.]中所提到的MOS器件就是采用栅工程的技术实现的，该器件的栅是通过两种具有不同功函数的材料组成而形成的。它能够加强栅对沟道的控制，从而提高了器件的驱动电流和截止频率。论文[Banchhor S K S, Kondekar PN.Performance study of high—k gate&spacer dielectric Dopant Segregated SchottkyBarrier SOI M0SFET[C]Electronics and Communicat1n Systems(ICECS), 20152ndInternat1nal Conference onlEEE, 2015]，是通过对栅氧化层的改进。文中通过使用高k材料代替原有的二氧化硅层，起到更好的隔离的效果，能够有效减小栅泄漏电流，延长器件的使用寿命，提高器件的可靠性。论文[Chen X, Clark Μ H, Herner Β S, et al.Reverseleakage reduct1n and vertical height shrinking of d1de with halo doping:US, do1:US8450835B2[P], 2013]是通过进行halo掺杂来抑制漏端耦合，起到减小器件关态电流的效果，降低器件的无源功耗。
[0008]可见，现有的复合栅型器件虽然能有效提高M0S器件的驱动电流和截止频率，但是却导致器件的关态电流和栅泄漏电流要比普通单栅器件大很多。而使用高k材料能够有效的减小器件栅泄漏电流，但是由于引入高k材料，使得高k材料与硅衬底接触界面会有新的缺陷产生，导致器件性能下降，而且制作高k材料的成本要远高于原有的二氧化硅材料，这不利于降低集成电路的成本。至于halo掺杂，其工艺复杂。第一，它是由大角度注入来实现。其次，它必须被精确地定位。位置不佳的halo掺杂会导致短沟道效应更严重，产生更大的结电容，降低沟道迀移率和使阈值电压发生变化。
[0009]鉴于以上所述，提供一种能够有效提尚M0S器件驱动能力，减小器件关态电流和栅泄漏电流的新型MOS结构及其制造方法实属必要。
【发明内容】
[0010]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种复合多晶硅栅M0S器件及其制造方法，用于解决现有技术中复合栅型M0S器件容易降低器件驱动能力，并导致器件的关态电流和栅泄漏电流增加的问题。
[0011]为实现上述目的及其他相关目的，本发明提供一种复合多晶硅栅M0S器件，包括:衬底，所述衬底中形成有源区、漏区以及位于所述源区及漏区之间的沟道区；第一栅介质层，覆盖于所述沟道区靠近源区的第一部分表面；第二栅介质层，覆盖于所述沟道区靠近漏区的第二部分表面，且所述第二栅介质层的厚度大于所述第一栅介质层的厚度；p+型多晶硅栅，结合于所述第一栅介质层表面；以及N+型多晶硅栅，结合于所述第二栅介质层表面。
[0012]作为本发明的复合多晶硅栅M0S器件的一种优选方案，所述沟道区靠近漏区区域形成有P+型掩埋层，以减小复合多晶硅栅M0S器件的关态电流。
[0013]进一步地，所述P+型掩埋层的掺杂离子为硼。
[0014]作为本发明的复合多晶硅栅M0S器件的一种优选方案，所述P+型多晶硅栅及N+型多晶硅栅之间具有隔离层。
[0015]作为本发明的复合多晶硅栅M0S器件的一种优选方案，所述第二栅介质层的厚度为所述第一栅介质层的厚度的1.1?2倍。
[0016]作为本发明的复合多晶硅栅M0S器件的一种优选方案，所述P+型多晶硅栅与N+型多晶硅栅的宽度相等。
[0017]作为本发明的复合多晶硅栅M0S器件的一种优选方案，所述P+型多晶硅栅的掺杂离子为硼，所述N+型多晶硅栅的掺杂离子为砷。
[0018]作为本发明的复合多晶硅栅M0S器件的一种优选方案，所述衬底为硅衬底，所述第一栅介质层及第二栅介质层为二氧化硅层。
[0019]本发明还提供一种复合多晶硅栅M0S器件的制造方法，包括步骤:步骤1)，提供一衬底，于所述衬底靠近欲制备漏区的区域进行离子注入，形成P+型掩埋层；步骤2)，于所述衬底表面形成第一栅介质层，并对欲制备N+型多晶硅栅处的第一栅介质层进行加厚，形成第二栅介质层；步骤3)，分别于沟道区上方的第一栅介质层上制作第一多晶硅，于沟道上方的第二栅介质层上制作第二多晶硅，且所述第一多晶硅及第二多晶硅之间形成有隔离层；步骤4)，制作第二掩膜层，于所述第一多晶硅靠近源区的部分表面打开注入窗口，通过注入方向朝源区倾斜的离子注入工艺对所述第一多晶硅进行P型离子注入，形成P+型多晶硅栅；以及步骤5)，制作第三掩膜层，于所述第二多晶硅靠近漏区的部分表面打开注入窗口，通过注入方向朝漏区倾斜的离子注入工艺对所述第二多晶硅进行N型离子注入，形成N+型多晶娃棚.。
[0020]作为本发明的复合多晶硅栅M0S器件的制造方法的一种优选方案，所述第二栅介质层的厚度为所述第一栅介质层的厚度的1.1?2倍。
[0021]作为本发明的复合多晶硅栅M0S器件的制造方法的一种优选方案，步骤1)包括:1-1)提供一衬底，于所述衬底表面形成第一掩膜层，并于靠近欲制备漏区的区域打开注入窗口 ；1_2)基于所述注入窗口，通过离子注入工艺注入Ρ型离子，形成Ρ+型掩埋层；1_3)去除所述第一掩膜层。
[0022]作为本发明的复合多晶硅栅M0S器件的制造方法的一种优选方案，所述衬底选用为硅衬底，步骤2)包括:2-1)采用氧化工艺于所述硅衬底表面形成第一氧化层，作为第一栅介质层；2_2)于所述第一氧化层表面形成氧化阻挡层，并于欲制备N+型多晶硅栅处打开氧化窗口 ；2-3)采用氧化工艺加厚所述氧化窗口内的第一氧化层，形成第二氧化层，作为第二栅介质层；2-4)去除所述氧化阻挡层。
[0023]作为本发明的复合多晶硅栅M0S器件的制造方法的一种优选方案，步骤3)包括:
3-1)沉积多晶硅，采用光刻-刻蚀工艺去除多余的多晶硅，并保留沟道区上方第一栅介质层表面的多晶硅，形成第一多晶硅；3-2)沉积隔离材料，采用光刻-刻蚀工艺去除所述第二栅介质层表面的隔离材料，并至少保留所述第一多晶硅侧壁的隔离材料，形成隔离层；3-3)沉积多晶硅，并采用光刻-刻蚀工艺去除多余的多晶硅，保留所述第二栅介质层表面的多晶娃，形成第二多晶娃。
[0024]作为本发明的复合多晶硅栅M0S器件的制造方法的一种优选方案，步骤4)进行P型离子注入的倾斜角度为5?20度，步骤5)进行N型离子注入的倾斜角度为5?15度。
[0025]作为本发明的复合多晶硅栅M0S器件的制造方法的一种优选方案，所述P+型掩埋层的掺杂离子为硼