，所述P+型多晶硅栅的掺杂离子为硼，所述N+型多晶硅栅的掺杂离子为砷。
[0026]如上所述，本发明的复合多晶硅栅M0S器件及其制造方法，具有以下有益效果:本发明于近漏端沟道处加入了 P+掩埋层和加厚了 N+型多晶硅栅的氧化层厚度，从而在保证复合栅M0S器件驱动能力优于普通单栅M0S器件的前提下，能够有效的减小了器件的关态电流和栅泄漏电流，而且对于DIBL效应有更好的抑制效果。因此，本发明能够有效的提高器件的可靠性，减小器件的消耗，从而提高集成电路的性能。本发明还公开了一种新型的复合栅工艺，本发明的栅是通过在多晶硅上进行P型和N型两种不同类型的掺杂从而形成复合栅，并且在两个栅之间制作一层隔离层，可以有效阻止P型掺杂和N型掺杂产生高度补偿，使得双掺杂工艺更容易实现，更加符合器件小型化的趋势。本发明结构和工艺简单，实用性强，在半导体器件及制造领域具有广泛的应用前景。
【附图说明】
[0027]图1显示为本发明的复合多晶硅栅M0S器件的结构示意图。
[0028]图2?图12显示为本发明复合多晶硅栅M0S器件的制造方法各步骤所呈现的结构示意图。
[0029]图13?图22显示为本发明的复合多晶硅栅M0S器件各项性能表征曲线及对比图。
[0030]元件标号说明
[0031]101 衬底
[0032]102 源区
[0033]103 漏区
[0034]104第一栅介质层
[0035]105第二栅介质层
[0036]106P+型多晶硅栅
[0037]107N+型多晶硅栅
[0038]108隔离层
[0039]109P+型掩埋层
[0040]201浅槽隔离区
[0041]202第一掩膜层
[0042]203氧化阻挡层
[0043]204第一多晶硅
[0044]205第二多晶硅
【具体实施方式】
[0045]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0046]请参阅图1?图22。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0047]如图1所示，本实施例提供一种复合多晶硅栅M0S器件，为了便于说明，本实施例以特征尺寸为90nmM0S器件为例进行说明。所述复合多晶硅栅M0S器件包括:衬底101、所述衬底101中形成有源区102、漏区103以及位于所述源区102及漏区103之间的沟道区、第一栅介质层104、第二栅介质层105、P+型多晶硅栅106、N+型多晶硅栅107、P+型掩埋层109以及隔离层108。
[0048]在本实施例中，所述衬底101为硅衬底，其晶体方向为〈100〉方向，这个方向的硅衬底可以造成较少的缺陷。该硅衬底的初始掺杂为硼离子掺杂。然后通过离子注入法，对该硅衬底硅进行沟道区的二次掺杂，以有效调节器件的阈值电压。
[0049]所述第一栅介质层104覆盖于所述沟道区靠近源区102的第一部分表面。在本实施例中，所述第一栅介质层104为二氧化硅层，其厚度为3nm。
[0050]第二栅介质层105覆盖于所述沟道区靠近漏区103的第二部分表面，且所述第二栅介质层105的厚度大于所述第一栅介质层104的厚度。作为示例，所述第二栅介质层105的厚度为所述第一栅介质层104的厚度的1.1?2倍。所述第二栅介质层105为二氧化硅层，该第二栅介质层105的厚度至关重要。如果加的过厚会导致D-gate对于衬底101的控制减小，从而使得驱动电流减小。如果过薄则不能有效的阻止热载流子穿过氧化层进入D-gate，从而产生栅泄漏电流，使器件损坏，在本实施例中，所述第二栅介质层105的厚度为 4.5nm。
[0051]所述P+型多晶硅栅106结合于所述第一栅介质层104表面。作为示例，所述P+型多晶硅栅106的掺杂离子为硼，其宽度为大约45nm。
[0052]N+型多晶硅栅107，结合于所述第二栅介质层105表面。作为示例，所述N+型多晶硅栅107与P+型多晶硅栅106的宽度相等，大约为45nm，所述N+型多晶硅栅107的掺杂离子为砷。
[0053]所述P+型掩埋层109形成于所述沟道区靠近漏区103的区域，用于减小复合多晶硅栅M0S器件的关态电流。作为示例，所述P+型掩埋层109的掺杂离子为硼。
[0054]所述隔离层108形成于所述P+型多晶硅栅106及N+型多晶硅栅107之间，可以有效阻止P型掺杂和N型掺杂产生高度补偿，使得双掺杂工艺更容易实现，更加符合器件小型化的趋势。
[0055]如图2?图22所示，本实施例还提供一种复合多晶硅栅M0S器件的制造方法，包括步骤:
[0056]如图2?图3所示，首先进行步骤1)，提供一衬底101，所述衬底101选用为硅衬底，其晶体方向为〈100〉方向，这个方向的硅衬底可以造成较少的缺陷。该硅衬底的初始掺杂为硼离子掺杂。然后通过离子注入法，对该硅衬底硅进行沟道区的二次掺杂，以有效调节器件的阈值电压。在硅衬底的两端利用淀积氧化物工艺制造浅槽隔离区201(STI)，其深度为120nm，宽度为60nm，然后于所述衬底101靠近欲制备漏区103的区域进行离子注入，形成P+型掩埋层109。
[0057]如图2所示，具体地，形成所述P+型掩埋层109具体包括:
[0058]步骤1-1)，提供一衬底101，于所述衬底101表面形成第一掩膜层202，并于靠近欲制备漏区103的区域打开注入窗口。
[0059]步骤1-2)，基于所述注入窗口，通过离子注入工艺注入P型离子(硼离子)，形成P+型掩埋层109。所述P+掩埋层的位置，大小以及掺杂浓度都会影响器件的性能。例如，如果P+掩埋层位置过于靠近漏端，使得漏端的N型杂质与其P型杂质发生补偿作用，会导致器件的驱动电流急剧减小。如果其位置过于靠近P+型多晶硅栅106 (S-gate)，P+掩埋层的掺杂离子将会扩散到S-gate下的沟道内，则会使器件的阈值电压受到影响，导致阈值电压增大。上述所提到的P+掩埋层的各项参数由离子注入的参数和掩膜板所开窗口位置来决定。通过重复模拟验证，当注入剂量是lE13atoms/cm2，能量是5KeV，角度是0°，所述第一掩膜层202所开的注入窗口位置靠近漏端，宽度为20nm时，所得结果最理想。
[0060]步骤1-3)，去除所述第一掩膜层202。
[0061 ] 如图4?图6所示，然后进行步骤2)，于所述衬底101表面形成第一栅介质层104，并对欲制备N+型多晶硅栅107处的第一栅介质层104进行加厚，形成第二栅介质层105。
[0062]具体地，包括:
[0063]步骤2-1)，采用干法氧化工艺于所述硅衬底表面形成第一氧化层，作为第一栅介质层104。在本实施例中，采用干法氧化工艺时设定温度为1040°C，反应时间为0.2分钟，反应完成后生长均匀厚度为3nm。
[0064]步骤2-2)，于所述第一氧化层表面形成氧化阻挡层203，并于欲制备N+型多晶硅栅107处打开氧化窗口。在本实施例中，所述氧化阻挡层203为氮化硅层。
[0065]步骤2-3)，采用干法氧化工艺加厚所述氧化窗口内的第一氧化层，形成第二氧化层，作为第二栅介质层105。P+型多晶硅栅106 (D-gate)的氧化层厚度至关重要，如果加的过厚会导致D-gate对于衬底101的控制减小，从而使得驱动电流减小。如果过薄则不能有效的阻止热载流子穿过氧化层进入D-gate，从而产生栅泄漏电流，使器件损坏。在本实施例中，所述第二栅介质层105的厚度为所述第一栅介质层104的厚度的1.1?2倍，具体地，所述第二氧化层的厚度为4.5nm。
[0066]步骤2-4)，去除所述氧化阻挡层203。
[0067]如图7?图9所示，接着进行步骤3)，分别于沟道区上方的第一栅