半导体装置及其制造方法
【技术领域】
[0001]本发明涉及一种具备具有向半导体基板的横向进行扩散的杂质扩散区的LD(Lateral Double-diffused)M0S电场效应晶体管的半导体装置以及这种半导体装置的制造方法等。
【背景技术】
[0002]现有的LDM0S电场效应晶体管的制造过程中，为了形成N阱，在半导体基板的表面注入磷离子等杂质之后，使杂质在高温下长时间进行扩散，所以N阱内的杂质浓度分布在深度方向成为高斯分布。即，栅氧化膜的底层区域中杂质的浓度在与栅氧化膜邻接的位置处成为最大，并随着离半导体基板的表面的深度变深而降低。
[0003]因此，在半导体基板的表面电阻率最小，由于在半导体基板的内部(主体区)的电阻率较大，所以当以源区为基准在漏区以及栅电极上施加偏置电压时，大部分的电流沿着半导体基板的表面流动。其结果为，电场集中到漏区的端部附近。
[0004]尤其，当施加较高的偏置电压时，由在漏区的端部附近流动的电流增加而引起碰撞电离(impact 1nizat1n)，并发生空穴以及电子骤然激发，且开态击穿电压显著下降。由此，LDM0S电场效应晶体管的SOA(Safe Operating Area)特性以及热载流子耐受性大幅度恶化。
[0005]在现有的LDM0S电场效应晶体管中，为了改善这种S0A特性，需要延长N阱内电流流动的漂移区的长度，即场氧化膜的长度，从而元件的大小将变大。因此，难以在维持电流特性以及耐压特性的同时提升S0A特性以及热载流子耐受性。
[0006]作为相关技术，专利文献1中公开了，以ESD(静电放电)浪涌电阻的提升为目的的半导体装置。该半导体装置具备:具有第一导电型的半导体层的基板；被形成在半导体层的表层部的第二导电型的基区；被形成在基区的表层部的第一导电型的源区；在半导体层的表层部中，以离开基区的方式被配置的第一导电型的漏区；将位于源区与漏区之间的基区作为通道区域并在该通道区域上形成的栅绝缘膜；被形成在栅绝缘膜上的栅电极；源极以及漏极。
[0007]另外，半导体基板的表层部设置有，被设置在漏区与基区之间的第一导电型区域，第一导电型区域以与半导体层相比而较高的浓度被形成，且以越接近漏区浓度越高的方式而构成。通过以此方式配置第一导电型区域，能够使LDM0S电场效应晶体管进入负电阻区时的电流值增加，并能够提升ESD浪涌电阻。
[0008]但是，即使设置了以越接近漏区浓度越高的方式构成的第一导电型領域，但由于在漏区与源区之间有很多电流沿着半导体基板的表面流动，因此也无法大幅改善电场集中到漏区端部附近的情况。
[0009]因此，鉴于上述这一点，本发明的第一目的在于，提供一种具备在维持电流特性以及耐压特性的同时提升了 S0A特性以及热载流子耐受性的LDM0S电场效应晶体管的半导体装置。此外，本发明的第二目的在于，提供一种具备无需增大元件的大小便具有优异的耐压特性以及品质特性的LDMOS电场效应晶体管的半导体装置等。
[0010]专利文献
[0011]专利文献1:特开2001-352070号公报(段落0028-0031、图1)
【发明内容】
[0012]为了解决以上课题，本发明的一个观点所涉及的半导体装置具备:被设置在半导体基板的主面的固定的区域的场氧化膜；被设置在半导体基板内的第一导电型的半导体层内的第二导电型的体区；被设置在半导体基板的主面的一部分上的栅绝缘膜；被设置在栅绝缘膜以及场氧化膜的表面的一部分上并且隔着栅绝缘膜而与体区对置的栅电极；被设置在栅电极的一侧且体区内的第一导电型的源区；与栅电极的另一侧之间隔着场氧化膜而被设置在半导体基板内的第一导电型的漏区；在漏区与体区之间的至少一部分的区域中具有随着离半导体基板的主面的深度变深而杂质的浓度上升的杂质浓度分布的第一导电型的杂质扩散区。在本申请中，可以是第一导电型为P型，第二导电型为N型，还可以是第一导电型为N型，第二导电型为P型。
[0013]此外，本发明的一个观点所涉及的半导体装置的制造方法具备:工序(a)，在半导体基板的主面的固定的区域上形成场氧化膜；工序(b)，在半导体基板内的第一导电型的半导体层内形成第一导电型的杂质扩散区，所述第一导电型的杂质扩散区的至少一部分的区域中具有随着离半导体基板的主面的深度变深而杂质的浓度上升的杂质浓度分布；工序(c)，在第一导电型的半导体层内形成第二导电型的体区；工序(d)，在半导体基板的主面上形成栅绝缘膜；工序(e)，在栅绝缘膜以及场氧化膜的表面的一部分上形成隔着栅绝缘膜栅电极与体区对置的栅电极；工序(f)，在栅电极的一侧且体区内形成第一导电型的源区并且在杂质扩散区内以如下方式形成第一导电型的漏区，即，在第一导电型的漏区与栅电极的另一侧之间隔着场氧化膜。
[0014]根据本发明的一个观点，通过设置在漏区与体区之间的至少一部分的区域中具有随着离半导体基板的主面的深度变深而杂质的浓度上升的杂质浓度分布的第一导电型的杂质扩散区，从而使集中在半导体基板的表面的电流的流路被分散。其结果为，能够提供一种具备对漏区的端部附近处的电场的集中所引起的碰撞电离的空穴以及电子的产生进行抑制从而维持电流特性以及耐压特性的同时提升S0A特性以及热载流子耐受性的LDM0S电场效应晶体管的半导体装置。另外，上述的半导体层是指包括阱的意思。
[0015]此处，优选为，半导体基板包括底层基板、被设置在底层基板的表层部上的第一导电型的中间层、被设置在中间层上的第一导电型的半导体层，杂质扩散区与中间层相接。由此，中间层成为电流的流路的一部分，集中在半导体基板的表面的电流的流路被分散。
[0016]此外，优选为，杂质扩散区与漏区相接。由此，漏区的端部附近处的电场集中被大大缓和。此时，优选为，在杂质扩散区的至少一部分，随着在深度方向上离漏区的距离变大而第一导电型的杂质的浓度上升。由此，在漏区的底层区域中，集中在半导体基板的表面的电流的流路将分散。
[0017]另外，杂质扩散区还可以与场氧化膜相接。由此，集中在半导体基板的表面的电流的流路在宽的范围内被分散。此时，优选为，在杂质扩散領域的至少一部分，随着在深度方向上离场氧化膜的距离变深而第一导电型的杂质的浓度上升。由此，在场氧化膜的底层区域中，集中在半导体基板的表面的电流的流路被分散。
[0018]另外，还可以使杂质扩散区向体区的下方延伸。由此，向半导体基板的表面的电流的集中被大大改善。此时，优选为，在杂质扩散区的至少一部分，随着在深度方向上离体区的距离变大而第一导电型的杂质的浓度上升。由此，在体区的下方，集中在半导体基板的表面的电流的流路被分散。
[0019]以上技术中，还可以为，杂质扩散区不与体区相接。由此，防止LDM0S电场效应晶体管的关态击穿电压的下降。因此，无需将元件的大小设置得较大就能够提供一种具备具有优异的耐压特性以及品质特性的LDM0S电场效应晶体管的半导体装置。
【附图说明】
[0020]图1为表示本发明的第一实施方式所涉及的半导体装置的结构的一部分的剖视图。
[0021]图2为表示图1示出的半导体装置的杂质浓度分布的第一例的图。
[0022]图3为表示图1示出的半导体装置的杂质浓度分布的第二例的图。
[0023]图4为对LDM0S电场效应晶体管的电流电压特性进行说明的图。
[0024]图5A为本发明的第一实施方式所涉及的半导体装置的制造工序的剖视图。
[0025]图5B为本发明的第一实施方式所涉及的半导体装置的制造工序的剖视图。
[0026]图5C为本发明的第一实施方式所涉及的半导体装置的制造工序的剖视图。
[0027]图f5D为本发明的第一实施方式