半导体器件制造方法
【技术领域】
[0001]本发明涉及一种半导体器件制造方法，特别是涉及一种CMOS型鳍片场效应晶体管(FinFET)的制造方法。
【背景技术】
[0002]当前通过单一缩减特征尺寸来降低成本的方法已经遇到了瓶颈，特别是当特征尺寸降至150nm以下时，很多物理参数不能按比例变化，例如硅禁带宽度Eg、费米势(j)F、界面态及氧化层电荷Qox、热电势Vt以及pn结自建势等等，这些将影响按比例缩小的器件性能。近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如lOOnm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构器件。
[0003]FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂直于体硅的衬底的Fin，Fin被称为鳍片或鳍状半导体柱，不同的FinTET被STI结构分割开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳的特性:更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。
[0004]由于FinFET的鳍片结构较窄，源区、漏区的自身面积以及接触面积均较小，因此导致器件的外部电阻较大。通常，业界的一般性流程包括，在形成鳍片结构之后，通过轻掺杂离子注入在鳍片结构顶部形成LDD，退火激活注入离子之后，在LDD顶部以及鳍片结构的侧壁上外延生长抬升的源漏区以增大源漏区尺寸从而降低接触电阻，之后再对抬升源漏区注入掺杂或者在外延过程中原位掺杂。同时，优选晶格常数与衬底、鳍片结构略有差别的材料例如SiGe、SiC等以用于向沟道区施加应力，从而有效提闻器件的驱动能力。
[0005]然而，对于不同导电类型的FinFET而言，外延源漏的材质通常是不同的。例如对于P型FinFET，外延材料通常为SiGe，而对于N型FinFET，外延材料通常为Si或SiC等。因此通常难以在同一个外延过程中同时外延生长两种外延层，也即需要如下两步外延工艺:a形成鳍片结构山，在第一(器件类型例如NM0S)区域和第二(器件类型例如PM0S)区域的鳍片结构上同时沉积保护用的介质层；c，形成第一掩模遮蔽第一区域而露出第二区域，去除第二区域内的介质层；d，在第二区域暴露的鳍片结构上外延生长第二外延层，并优选随后去除第一掩模；e，沉积第二介质层覆盖第一区域内残留的第一介质层以及第二区域内的第二外延层；f，形成第二掩模遮蔽第二区域并露出第一区域，去除第一区域内的第二介质层和第一介质层；g，在第一区域暴露的鳍片结构上外延生长第一外延层，并优选随后去除第二掩模山，最后去除第二区域上残留的第二介质层。
[0006]由此可见，对于包含两种不同导电类型FinFET器件的半导体器件而言，上述两步外延工艺需要两次光刻/刻蚀工艺才能选择性地在不同区域上沉积不同材质，工艺步骤复杂、耗时长，并且存在多步光刻之间对准的问题，难以适用于精细结构的小尺寸FinFET。
【发明内容】
[0007]由上所述，本发明的目的在于克服上述技术困难，提出一种半导体器件制造方法，通过选择外延层的材质和沉积顺序，从而能够高效率、低成本的。
[0008]为此，本发明提供了一种半导体器件制造方法，包括:步骤1，在衬底上第一区域和第二区域中形成多个鳍片结构；步骤2，在第一区域和第二区域中多个鳍片结构上形成保护层；步骤3，选择性光刻/刻蚀去除第二区域中的保护层，露出鳍片结构；步骤4，在第二区域中露出的鳍片结构上形成第二外延层；步骤5，自对准刻蚀去除第一区域中的保护层，露出鳍片结构；步骤6，在第一区域中露出的鳍片结构上形成第一外延层。
[0009]其中，第一区域为NM0S区域，第二区域为PM0S区域；或者，第一区域为PM0S区域，第二区域为NM0S区域。
[0010]其中，保护层的材质选自以下之一或其组合:氧化硅、氮化硅、氮氧化硅、碳氧化硅、非晶碳、类金刚石无定形碳、无定形碳氮、多晶硼氮、非晶氟化氢化碳、非晶氟化碳、氟化四面体碳。
[0011]其中，步骤3进一步包括:在第一区域和第二区域中的保护层上形成掩模层；光刻/刻蚀掩模层形成掩模图形，覆盖第一区域的保护层，露出第二区域的保护层；以掩模图形为掩模，刻蚀第二区域的保护层，露出鳍片结构。
[0012]其中，掩模层包括光刻胶，或者低K材料与光刻胶的组合。
[0013]其中，在步骤3和/或步骤5中，采用碳氟基气体等离子干法刻蚀、氧等离子体干法刻蚀、或者湿法腐蚀去除保护层。
[0014]其中，第一外延层和/或第二外延层的材质选自以下之一或其组合:S1、SiC、S1:H、SiGe、SiGeC、SiGeSn。
[0015]其中，步骤4中，第二外延层的生长终止面为〈111〉晶面；步骤6中，第二区域中的第二外延层上也具有第一外延层，并且第二区域中第一外延层的厚度小于第二外延层的厚度。
[0016]其中，在步骤4之后、步骤5之前，通过轻掺杂注入在第二外延层中形成LDD结构；或者在步骤4中，原位掺杂在第二外延层中形成LDD结构。
[0017]其中，步骤1中还包括在多个鳍片结构之间形成浅沟槽隔离结构；步骤3的保护层与步骤1同时形成。
[0018]其中，步骤5进一步包括:在第一区域和第二区域中的保护层上形成掩模层；光刻/刻蚀掩模层形成掩模图形，覆盖第二区域而露出第一区域的保护层；以掩模图形为掩模，刻蚀第一区域的保护层，露出鳍片结构。
[0019]依照本发明的半导体器件制造方法，仅采用一次光刻/刻蚀工艺实现了在不同导电类型FinFET上选择性沉积不同的外延层，降低了工艺复杂度，节省了成本，并且提高了器件可靠性。
【附图说明】
[0020]以下参照附图来详细说明本发明的技术方案，其中:
[0021]图1至图6为依照本发明的半导体器件制造方法各步骤的剖视图；以及
[0022]图7为依照本发明的半导体器件制造方法的流程图。
【具体实施方式】
[0023]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了高效、低成本在不同导电类型FinFET上选择性沉积不同的外延层的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0024]如图1所示，在衬底1上形成多个鳍片结构1F，如图7的第一步骤。值得注意的是，各个附图并未严格按照比例绘制，仅为了方便示意说明的目的。
[0025]先提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变娃(Strained Si)、锗娃(SiGe),或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si或SOI。衬底1 一般为〈110〉或〈100〉晶面，以便于生长上层结构。
[0026]任选的，对衬底1图形化而形成鳍片结构1F，也即衬底1顶部包括鳍片结构1F。例如，在衬底1顶部涂覆光刻胶薄膜并且曝光显影形成沿第一方向(图1中水平的左右方向)延伸的多个光刻胶图形(未示出)。以光刻胶图形为掩模各向异性地刻蚀衬底1形成多个鳍片结构1F，例如等离子干法刻蚀或RIE，刻蚀气体例如碳氟基气体(CF4、CH2F2、CHF3、CH3F、C3H6、C4F6、C4F8等)，或者针对Si材质采用TMAH湿法腐蚀。进一步优选地，在多个鳍片结构1F之间、周围通过热氧化、化学氧化、CVD (例如HDPCVD、PECVD等)填充形成例如氧化石圭、氮氧化娃材质的绝缘层并且回刻(etch—back)直至至少露出鳍片结构1F顶部而构成浅沟槽隔离(STI)2。值得注意的是，以下附图中左侧区域也即A区域称作第一区域或第一导电类型器件区域，右侧区域也即B区域称作第二区域或第二导电类型器件区域，在A、B区域中可以形成多个鳍片结构而不限于图中所示各一个，并且A、B区域也可以与图中所示不同，并且相邻配置而是两个区域之间间隔、夹杂若干其他区域(可以是导电区域，也可以是其他绝缘隔离区域)。
[0027]如图2所示以及图7步骤2所述，在整个器件上形成保护层3，覆盖了 STI 2的顶部、鳍片结构1F的顶部和侧壁，还可以覆盖由STI2所暴露出的衬底1区域顶部(未示出)。保护层3的材质例如包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、非晶碳、类金刚石无定形碳(DLC)、无定形碳氮、多晶硼氮、非晶氟化氢化碳、非晶氟化碳、氟化四面体碳等，其形成工艺可以包括热氧化、化学氧化、HDPCVD、MOCVD、MBE、ALD等，并且优选地采用共形沉积工艺。在本发明一个优选实施例中，形成保护层3以在稍后的外延工艺中提高生长的选择性。但是实际上，除了上述额外工艺沉积层3之外，也可以通过其他方式提供对鳍片结构1F的保护，例如湿法氧化鳍片结构1F顶部形成薄的氧化层(最终可以通过HF基腐蚀液去除)，或者在刻蚀形成鳍片结构1F过程后半段中增大碳氟比并减小氧化性气体供给而在鳍片结构1F顶部留下原生的保护层，或者仅通过调整刻蚀腔室内气压、温度、RF功率等物理参数而留下原生氧化物层，还可以在STI 2沉积