界定半导体结构的隔离区域的方法
【技术领域】
[0001] 本发明设及一种界定半导体结构的隔离区域的方法。
【背景技术】
[0002] 诸如集成电路的半导体装置典型地由半导体晶圆大批量制造。接着将半导体晶圆 分切成个别晶粒、或微忍片，随后加 W封装。举例而言，在集成电路制造期间，通过制造诸如 深沟槽隔离区域及浅沟槽隔离区域的隔离区域，可将个别装置（如晶体管）彼此电性隔离。 至少部分由于，举例而言，包括制造藉W在晶圆上形成电路结构的隔离区域在内的制造程 序中的效能增强，因而造成对更小电路结构及更快装置效能的需求日益增加。
【发明内容】
[0003] 在一项态样中，通过提供一种方法克服先前技术的缺点并提供附加优点，举例而 言，该方法包括：提供具有凹口于其中的半导体结构；在该半导体结构中的该凹口内保形 布置绝缘体层W部分填充该凹口；修改该绝缘体层的至少一种材料特性W在该凹口内获得 致密化绝缘体层，其中，与该绝缘体层的厚度相比，该修改缩减该致密化绝缘体层的厚度； W及在该致密化绝缘体层上方于该凹口内沉积至少一个附加绝缘体层，其中，该凹口内的 该致密化绝缘体层至少部分界定该半导体结构的隔离区域。
[0004] 附加特征及优点通过本发明的技术来实现。本发明的其它具体实施例及态样于本 文中详述，并且视为本发明的一部分。
【附图说明】
[0005] 本发明的一或多项态样特别指出并且清楚地主张作为本说明书结论处权利要求 书中的实施例。本发明的前述及其它目的、特征、W及优点经由下文的详细说明配合附图将 显而易知，其中：
[0006] 图1A根据本发明的一或多项态样，为半导体结构制造程序的一项具体实施例期 间所获得的结构的截面立视图；
[0007] 图1B根据本发明的一或多项态样，绘示衬底内形成一或多个凹口后的图1A的结 构；
[0008] 图1C根据本发明的一或多项态样，绘示具有已经布置用W部分填充凹口的绝缘 体层的图1B的结构；
[0009] 图1D根据本发明的一或多项态样，绘示W-或多个物种的气体团簇轰击绝缘体 层W举例而言获得致密化绝缘体层后的图1C的结构；
[0010] 图1E根据本发明的一或多项态样，绘示具有布置于致密化绝缘体层上方的第一 附加绝缘体层的图1D的结构；
[0011] 图1F根据本发明的一或多项态样，绘示W-或多个物种的气体团簇轰击第一附 加绝缘体层W举例而言获得致密化第一附加绝缘体层后的图1E的结构；
[0012] 图IG根据本发明的一或多项态样，绘示具有已布置于致密化第一附加绝缘体层 上方的第二附加绝缘体层的图1F的结构；
[0013] 图1H根据本发明的一或多项态样，绘示W-或多个物种的气体团簇轰击第二附 加绝缘体层W举例而言获得致密化第二附加绝缘体层后的图1G的结构；
[0014] 图II根据本发明的一或多项态样，绘示平坦化致密化绝缘体层及一或多个致密 化附加绝缘体层W至少部分界定半导体结构的隔离区域后的图1H的结构；
[0015] 图1J根据本发明的一或多项态样，绘示具有已布置于致密化绝缘体层上方的附 加绝缘体层的图1D的结构；W及
[0016] 图化根据本发明的一或多项态样，绘示平坦化致密化绝缘体层及附加绝缘体层 W至少部分界定半导体结构的隔离区域后的图1J的结构。
[0017] 附图标记说明：
[001引 100 结构
[001引 102 衬底
[0020] 104 凹口
[00川 106 绝缘体层
[0022] 106' 致密化绝缘体层
[0023] 108 第一附加绝缘体层
[0024] 108' 致密化第一附加绝缘体层
[0025] 110 第二附加绝缘体层
[0026] 110' 致密化第二附加绝缘体层
[0027] 112U16 一（多）个隔离区域
[002引 114 附加绝缘体层。
【具体实施方式】
[0029] 本发明的态样及特定特征、优点、及其细节引用附图所示非限制性具体实施例于 下文更完整阐释。省略众所周知的材料、制造工具、处理技术等的说明W避免非必要地混淆 本发明的实施方式。然而，应该了解的是，实施方式及特定实施例虽然指示本发明的具体实 施例，但仍仅W说明方式来提供，并非作为限制。本发明概念的精神及/或范畴内的各种取 代、修改、添加及/或配置经由本掲露对所属技术领域中的技术人员将显而易见。
[0030] 本文中掲示者部分为一种用于界定具有致密化绝缘体层的半导体结构的隔离区 域的方法。在一项态样中，半导体装置制造于早期制造阶段典型为含括制造隔离区域W在 单一忍片或晶圆区内电性隔离各种集成电路的程序。举例来说，隔离区域可包括例如浅沟 槽隔离（STI)区域及深沟槽隔离值TI)区域。举例来说，藉由在半导体衬底中图案化或蚀 刻一或多个凹口，且随后在该（些）凹口内布置绝缘体层，可形成欲有电性隔离的浅沟槽隔 离（STI)区域。随着技术节点的尺寸转变为7纳米W下的尺寸，现有半导体制造程序技术 可能持续面临重大挑战。
[0031] 举例来说，布置于半导体结构中该（些）凹口内的绝缘体层可包括或可由W下材 料制造，举例而言，诸如于所欲集成电路间生成电性隔离的可流动氧化物材料或高深宽比 程序（HAR巧氧化娃材料。举一特定实施例来说，布置于半导体结构中凹口内的寡氮硅烷 先驱物材料（举例而言，获得自娃、氮、及含氨（SixN州z)先驱物，举例而言，诸如Ξ硅烷胺 (TSA)或二硅烷胺）可能经受例如一或多道退火程序W至少部分氧化寡氮硅烷材料，用W 形成诸如氧化娃材料的氧化物材料。举例来说，退火程序可在溫度为约400°C至700°C的含 有例如蒸汽或水等制程气体的氧环境下进行约30分钟至3小时的时间周期W形成氧化物 材料。运种氧化物材料一经受诸如热或干式退火程序等附加退火程序后，便促使解离氧化 物材料W获得诸如可流动氧化物材料等交联氧化物材料，并且移除产生的诸如含娃醇、水 或氮副产物材料等副产物材料。所属技术领域中的技术人员知道热或干式退火程序典型可 在溫度为约500°C至1200°C的含氧制程气体环境下进行约1分钟至2小时，用W获得于半 导体结构内界定隔离区域的交联氧化物材料。在一项实施例中，诸如可流动氧化物材料等 交联氧化物材料的形成可表示如下：
[0032]
[0033] 上述用W界定半导体结构的隔离区域的方法所面临的一项挑战在于，提供绝缘体 层期间典型运用的高溫退火程序其缺点会导致半导体结构的半导体材料降解。运转而会对 可用于高深宽比半导体制造处理的半导体材料造成不理想的限制。另外，由于隔离区域与 装置衬底（例如：包括娃的半导体材料）的热膨胀系数（CT巧不同，提供绝缘体层期间运用 的高溫退火程序也会在隔离区域中导致显著拉伸应力（tensile stress)。隔离区域邻近处 所产生的应力其缺点会造成结构改变，举例来说，产生的装置的罐形结构会弯曲。
[0034] 为了要克服运些问题，在一项态样中，本文中于下文掲示一种用于界定半导体结 构的隔离区域的增强方法，其举例而言利用制程溫度降低的气体团簇离子束（GCIB)程序 W获得布置于其中的致密化绝缘体层。举例来说，本方法包括提供具有凹口的半导体结构； 在该半导体结构中的该凹口内保形布置绝缘体层W部分填充该凹口；修改该绝缘体层的至 少一种材料特性W于该凹口内获得致密化绝缘体层，其中，与该绝缘体层的厚度比较，该修 改缩减该致密化绝缘体层的厚度；W及在该致密化绝缘体层上方于该凹口内沉积至少一个 附加绝缘体层，其中，该凹口内的该致密化绝缘体层至少部分界定该半导体结构的隔离区 域。
[0035] 举例来说，修改该绝缘体层的该至少一种材料特性可包括利用至少一物种的气体 团簇轰击该绝缘体层W修改其该至少一种材料特性。举例来说，该轰击部分使用气体团簇 离子束程序。在一项实施例中，该至少一物种的气体团簇可为或可包括下列的至少一者：氣 (Ar)、水化2〇)或氣加水（Ar+H2〇)、二氧化碳（C〇2)、一氧化碳（C0)或臭氧（〇3)分子。
[0036] 在一个具体实施例中，该布置该绝缘体层可包括于该凹口内保形提供单体先驱物 材料，并且该修改可包括轰击该绝缘体层W促使解