用于晶体管沟道应用的在包覆之前对Si鳍状物元件的预雕刻的制作方法
【专利摘要】出于维度雕刻的目的，可以通过射频(RF)等离子和/或热处理来修改晶体管鳍状物元件(例如，鳍状物或三栅极)。可以通过以下操作来形成经蚀刻的、减薄的鳍状物：首先形成较宽的单晶鳍状物，并且之后在较宽的鳍状物之间沉积沟槽氧化物材料，使用第二蚀刻来对较宽的鳍状物进行蚀刻以形成具有未受损的顶面和侧壁的较窄的单晶鳍状物以用于外延生长活性沟道材料。第二蚀刻可以将较宽的鳍状物的顶面和侧壁去除1nm至5nm之间的厚度。第二蚀刻可以使用以下各项来去除厚度：(1)使用基于氯或氟的化学物并且使用低离子能量等离子体处理，或者(2)使用低温热处理，其不会经由高能离子轰击、氧化或者通过留下会扰乱第二材料的外延生长质量的蚀刻残留物来损害鳍状物。
【专利说明】
用于晶体管沟道应用的在包覆之前对SI鳍状物元件的预雕刻
技术领域
[0001 ]电路器件以及基于鳍状物的电路器件的制造和结构。
【背景技术】
[0002]衬底上的电路器件(例如，半导体(例如，硅)衬底上的集成电路(IC)晶体管、电阻器、电容器等等)的增加的性能以及产量通常是在设计、制造和操作这些器件期间考虑的主要因素。例如，在设计和制造或者形成基于鳍状物的金属氧化物半导体(MOS)晶体管器件(例如，在互补型金属氧化物半导体(CMOS)中所使用的那些MOS晶体管器件)期间，通常期望增加N型MOS器件(n-MOS)沟道中的电子(载流子)的运动并且增加P型MOS器件(p-MOS)沟道中的带正电空穴(载流子)的运动。
[0003]FinFET可以是围绕半导体材料的细条(通常被称为鳍状物(fin))构建的晶体管。晶体管包括标准场效应晶体管(FET)节点，包括栅极、栅极电介质、源极区以及漏极区。器件的导电沟道驻留在栅极电介质下面的鳍状物的外侧。具体而言，电流沿着鳍状物的两个侧壁(垂直于衬底表面的侧)/在这两个侧壁内流动，并且沿着鳍状物的顶部(平行于衬底表面的侧)流动。因为这样的构造的导电沟道基本上沿着鳍状物的三个不同的外部的平面区驻留，所以这样的FinFET设计有时被称为三栅极FinFET。其它类型的FinFET构造也是可用的，例如，所谓的双栅极FinFET，其中，导电沟道原则上仅沿着鳍状物的两个侧壁(并且不沿着鳍状物的顶部)驻留。存在与制造这样的基于鳍状物的晶体管相关联的多个重要问题。
【附图说明】
[0004]图1是在电子器件鳍状物期望在的第一顶面区域上形成硬掩模图案之后的半导体衬底基底的一部分的示意性截面图。
[0005]图2示出了在对硬掩模之间的衬底蚀刻一厚度以形成电子器件鳍状物的侧壁以及硬掩模之间的沟槽之后的图1的半导体衬底。
[0006]图3示出了在去除硬掩模以形成鳍状物的顶面并且将沟槽氧化物材料在沟槽中沉积一厚度之后的图1的半导体衬底。
[0007]图4示出了在将沟槽氧化物材料抛光至鳍状物的顶面并且对沟槽中的沟槽氧化物材料的蚀刻一厚度以暴露电子器件鳍状物的单晶侧壁之后的图1的半导体衬底。
[0008]图5示出了在对电子器件鳍状物的顶面和侧壁进行蚀刻以形成较窄的经蚀刻的电子器件鳍状物的较窄的经蚀刻的单晶顶面和侧壁之后的图1的半导体衬底。
[0009]图6示出了在将第二单晶材料沉积在较窄的经蚀刻的鳍状物的经蚀刻的顶部和侧壁表面上之后的图1的半导体衬底。
[0010]图7是在第二单晶材料上形成栅极电子器件之后的图1的半导体衬底的示意性透视图，第二单晶材料形成在较窄的经蚀刻的鳍状物中的一个鳍状物的经蚀刻的顶部和侧壁表面上。
[0011]图8是用于在第二单晶材料上形成栅极电子器件的示例性过程，第二单晶材料形成在较窄的经蚀刻的电子器件鳍状物的较窄的经蚀刻的单晶顶部和侧壁表面上。
[0012]图9图示了根据一个实施方式的计算设备。
【具体实施方式】
[0013]由具有不同大小的晶格结构的两种材料之间的界面处引起的导电沟道中的应变可以增加基于鳍状物的晶体管中的载流子运动。然而，载流子的性能和移动可以由鳍状物的物理大小限制而变慢；以及由用于形成鳍状物或沟道的中间材料层中的界面处生成的晶格失配和晶格缺陷而变慢。
[0014]在用于制造SiGe合金和Ge沟道晶体管的Si鳍状物上的包含Ge的包覆层的上下文中，在一些情况下，使硅鳍状物层的宽度尽可能最小化是令人期望的。Si鳍状物可以是其上将沉积或从其生长(例如，外延地)包覆层的模板(例如，芯)。在一些情况下，为了整个鳍状物宽度(Si芯加上任何包覆层)的改善的性能属性，整个鳍状物的宽度可以是小于20nm宽，或者小于3 O n m宽。在实施例中，仅减小鳍状物宽度的动作就足以在降低的阈值栅极电压和较低的截止状态电流泄露方面提供MOS晶体管的静电属性的显著改善。在该实施例中，不需要额外的包覆层。
[0015]另外，包覆层的质量(例如，晶体结构以及因此沟道包覆层的性能)可以取决于用作为生长的起始模板的Si鳍状物(例如，诸如在Si鳍状物的顶面和侧壁处的晶体结构)的质量。在用于制造基于SiGe合金和Ge沟道的基于鳍状物的晶体管的娃鳍状物上的包含Ge的包覆层的上下文中，避免或减少硅鳍状物表面上的高能离子轰击、氧化和蚀刻残留物是令人期望的，这是因为这些对后续包覆或沉积层的质量有害。例如，这样的轰击、氧化和蚀刻残留物会在硅鳍状物顶部和侧壁表面(在其上生长后续包覆或沉积层)的晶体结构中造成缺陷或在该晶体结构上造成额外的材料。因此，由于硅鳍状物顶部和侧壁表面的晶体结构中的缺陷或该晶体结构上的额外材料，后续包覆或沉积层生长的晶体结构会包括缺陷。因此，避免或减少这样的轰击、氧化和残留物提高了晶体管性能。
[0016]为了使硅鳍状物层的宽度最小化并且提高包覆层的质量，本文的实施例可以通过在经蚀刻的、减薄的第一晶体材料鳍状物的表面上外延生长第二晶体材料来形成鳍状物晶体管(例如，三栅极晶体管)。可以通过以下操作来形成经蚀刻的、减薄的鳍状物:首先形成具有第一宽度的较宽的单晶鳍状物(例如，使用对单晶材料的第一蚀刻)，后续地将对该鳍状物进行蚀刻(例如，使用第二蚀刻)以形成较窄的单晶鳍状物，该较窄的单晶鳍状物具有相同的晶格、未受损的顶部和侧壁以用于外延生长第二单晶材料。在一些情况下，用工业标准方式，经由光刻方法和干法蚀刻来制造较宽的单晶鳍状物。随后，可以通过利用SiGe沟道材料来包覆较窄的硅鳍状物来形成PMOS器件。
[0017]更具体地说，根据本文的实施例，可以用工业标准方式，经由光刻方法和干法蚀刻(例如，第一蚀刻)来制造宽的硅鳍状物。然后，可以使用原位(in-situ)方法来执行第二蚀刻以减小鳍状物宽度(例如，以便形成较窄的鳍状物)，同时避免对鳍状物(例如，经蚀刻的、较窄的鳍状物的顶部和侧壁表面)的过度损害。这可以在避免对鳍状物表面的额外损害并且保持适于(例如，顶部和侧壁表面上的包覆沟道层的)高质量外延沉积的干净表面的同时实现。例如，在一些情况下，第二蚀刻可以是在外延沉积工具组(toolbox)之外(例如，不包括外延沉积工具组)的(异位(ex-situ))鳍状物宽度修整蚀刻，其通常依赖于干法蚀刻，其中干法蚀刻会涉及均会损害后续沉积层的质量的高能离子轰击、氧化和蚀刻残留物。
[0018]根据一些实施例，可以执行第二蚀刻以进一步减小已形成的Si鳍状物的宽度，以便(I)形成窄宽度的鳍状物；以及(2)提供不具有离子损害、氧化和残留物的鳍状物顶面和侧壁。在一些情况下，离子轰击是发生在过程装置中的物理过程。离子损害是晶片上的结果并且其意味着原子被击中偏离位置，这意味着晶体中的原子的常规周期阵列被扰乱或损害。可以对现有Si鳍状物执行该第二蚀刻，以进一步使鳍状物的在STI平面上方渗出的部分变窄。该第二蚀刻可以是对不包括高能离子轰击、氧化或蚀刻残留物的电子器件鳍状物的顶面和侧壁的同时各向同性蚀刻。该第二蚀刻可以通过进行蚀刻以将电子器件鳍状物的顶面和侧壁去除Inm至15nm之间的厚度，来形成电子器件经蚀刻的鳍状物的单晶(例如，相同的晶格作为经蚀刻的表面)经蚀刻的顶面和经蚀刻的侧壁。该第二蚀刻可以是或者包括使用任意数量的方法来对电子器件鳍状物的顶面和侧壁进行蚀刻。这里提供了示例，包括(I)使用基于氢、氯、氟的化学物并且使用低离子能量等离子体处理，或者(2)使用热处理，其避免或不包括高能离子、氧化并且不会造成会损害后续沉积层的质量的蚀刻残留物。该第二蚀刻会对电子器件鳍状物的顶面和侧壁进行蚀刻，同时保持器件鳍状物的顶部和侧壁表面的单晶结构。该热处理在分别低于900C或700C的温度处的氢环境中可以包括包含HCl或Cl2的气体流。
[0019]根据一些实施例，为了在对电子器件鳍状物的顶面和侧壁进行蚀刻之后执行包覆层的原位生长，在处理室没有漏气(air break)的情况下，将第二单晶材料沉积(例如，生长或形成)在经蚀刻的鳍状物的顶部和侧壁表面上。第二单晶材料可以具有不同于(例如，大于)鳍状物单晶材料的晶格间距的晶格间距。
[0020]图1是在电子器件鳍状物期望在的第一顶面区域上形成硬掩模图案之后的半导体衬底基底的一部分的示意性截面图。图1示出了具有顶面103的、由材料102制成的半导体衬底或基底101。衬底101可以包括硅、多晶硅、单晶硅、或者用于形成硅基底或衬底的任何其它适当的技术(例如，硅单晶晶片)，从上述技术来形成，利用上述技术来沉积，或者从上述技术来生长。例如，根据实施例，衬底101可以是通过生长具有100埃至1000埃之间的厚度的纯硅的单晶硅衬底基底材料来形成的S01、体硅、悬浮区或外延硅。替代地，可以通过对各种适当的硅或硅合金材料102的充分的化学气相沉积(CVD)以形成具有一至三微米的厚度的材料层(例如，通过CVD来形成两微米的厚度)来形成衬底101。还考虑衬底101可以是弛豫的、非弛豫的、缓变的和/或非缓变的硅合金材料102。材料102在表面103处可以是弛豫材料(例如，具有非应变晶格)。材料102可以是单晶硅材料。衬底102可以由硅制成并且具有顶面103，其中顶面103具有(100)晶体取向的材料(例如，根据米勒指数)。衬底101可以是“斜切(miscut)”衬底。
[0021]图1示出了在顶面103的区域111上形成的图案或掩模160。掩模160可以是在单晶(例如，Si)衬底的电子器件鳍状物的顶面期望在的第一顶面区域或位置111上形成的硬掩模图案。在一些情况下，通过或由仅光抗蚀剂、或者光抗蚀剂/氧化物的组合;或者光抗蚀剂/氮化物的组合来形成掩模160。掩模160可以具有在表面103上方的侧壁166和170。侧壁166和170可以是与表面103垂直的平面表面。
[0022]图1示出了掩模160之间的顶面103的区域119。区域119可以是在区域111(电子器件鳍状物期望在该区域中)之间或排除区域111的顶面单晶(例如，硅)衬底的第二顶面区域或位置。区域119可以是在第一顶面区域111之间或者在硬掩模160之间的衬底的第二顶面区域，沟槽期望在区域119中或者将形成在第一顶面区域111之间的衬底101中(例如，表面103中)。沟槽可以形成在第二顶面区域119下方，例如在衬底的电子器件鳍状物的顶面期望在的位置或区域111之间。
[0023]区域111可以具有宽度Wl和进入页面中的长度Ll(未示出)。在一些情况下，区域111和掩模160可以具有宽度Wl和长度LI (未示出但指向图1的页面中)。区域119可以具有宽度W2和进入页面中的长度Ll(未示出)。沟槽105和106形成在顶面区域119的下方，在电子器件鳍状物期望在的区域111或顶面的位置之间。
[0024]图2示出了在对硬掩模之间的衬底蚀刻一厚度以形成电子器件鳍状物的侧壁以及硬掩模之间的沟槽之后的图1的半导体衬底。图2示出了对硬掩模160或区域111之间的材料102蚀刻一厚度，以形成电子器件鳍状物107、108和110的单晶侧壁113和115，并且形成鳍状物107、108和110之间的沟槽105和106之后的衬底101。在一些情况下，该蚀刻可以包括对硬掩模160或区域111之间的材料102蚀刻一厚度，以造成或形成电子器件鳍状物107、108和110的单晶硅顶面103和侧壁113以及115。对材料102进行蚀刻可以包括对区域119处的表面103进行蚀刻以形成沟槽。用于形成沟槽105和106的蚀刻可以包括对材料102蚀刻一高度Hl并且在区域119中或者下方形成表面203，例如沟槽的底部表面。鳍状物107、108和110可以被描述为“宽的”或者“较宽的”鳍状物，例如将进一步进行蚀刻以形成如本文(例如至少相对于图5和框850)提到的“窄的”或“较窄的”鳍状物的鳍状物。用于形成鳍状物107、108和110的蚀刻可以被描述为“第一”蚀刻(例如，以便形成较厚的鳍状物)，例如图5(或框850)处的蚀刻被视为“第二”蚀刻以形成较窄的鳍状物(例如，在第一蚀刻之后)。
[0025]对材料102进行蚀刻可以包括对材料102或衬底101蚀刻一高度Hl，以形成沟槽和单晶侧壁。鳍状物107、108和110可以具有高度H1、宽度Wl和进入页面中的长度Ll(未示出)。该蚀刻可以使用“定时”蚀刻，例如在已知的时间段内的蚀刻以对材料102去除一高度Hl;或者可以使用已知的另一种过程来执行这样的蚀刻。鳍状物可以是或者包括在表面203上方延伸或设置的“暴露的”器件阱或沟道区。在进行蚀刻之后，侧壁113和115可以与掩模160的侧壁相邻。在一些情况下，内部侧壁113和115可以是与掩模160的平面平行并且对齐(例如，在掩模160的平面的正下方)的平面表面。
[0026]在一些情况下，形成鳍状物407、408和410包括对单晶衬底(例如，衬底103)的顶面进行图案化(patterning)并且在图案(例如，掩模160)之间对衬底进行蚀刻，以便由衬底的在衬底的经蚀刻的顶面203上方延伸的高度(例如，Hl)形成电子器件鳍状物。
[0027]可以由区域107的侧壁113与区域108的侧壁115侧之间的水平距离来定义宽度W1。宽度Wl可以是10至100纳米(nm)之间的宽度。在一些情况下，Wl大约是25nm。宽度W2可以是100至1000纳米(nm)之间的宽度。沟槽105可以具有高度Hl，其中由顶面103与顶面117或116之间的垂直距离来定义高度Hl。高度Hl可以是30至400纳米(nm)之间的高度。在一些情况下，Hl大约是200nm。长度LI可以定义为进入页面中并且沿着侧壁113或侧壁115的长度。长度LI可以是50纳米(nm)至100微米(um)之间的长度。在一些情况下，LI大约是500nm。在一些情况下，LI等于Wl (或者与Wl大致相同)。根据一些实施例，Wl可以在10至15纳米(nm)之间，并且Hl可以是350纳米(nm)。
[0028]可以通过本领域已知的图案化和蚀刻来形成沟槽105和106。这可以包括对材料102进行图案化和蚀刻以形成沟槽。在一些情况下，对材料102进行图案化和蚀刻包括:在用于对材料进行图案化的抗蚀剂下面使用抗蚀剂或硬掩模(例如160)。在一些情况下，1、2或3抗蚀剂层可以用于对材料进行图案化。在一些情况下，对材料102进行图案化和蚀刻以形成沟槽包括:在1-1OOm托范围内的压力处并且在室温处使用02或02/Ar等离子蚀刻。这样的图案化和蚀刻还可以包括:通过利用氟碳化合物(例如，CF4和/或C4F8)、02和Ar，在1-1OOm托的范围内，并且在室温处进行蚀刻，来对包括STI材料的氧化物进行蚀刻。
[0029]图2示出了鳍状物107、108和110;以及在衬底101中形成并且由衬底101形成的沟槽105和106。然而，预期衬底101上可以存在更多相似的鳍状物和沟槽(例如，至少数百或数百万)。
[0030]取决于用于对材料102进行蚀刻的技术，侧壁113和115以及表面203可能经历高能离子轰击、氧化和/或蚀刻残留物。在一些情况下，侧壁和底部表面包括晶体缺陷，该晶体缺陷会导致在侧壁和底部表面上外延生长的单晶材料具有缺陷，并且如果外延生长的材料用作为器件沟道，则导致降低的晶体管性能。如果这些缺陷贯穿沟道材料传播，则它们会引起构建在器件层(其中器件层由在沟槽上方延伸的外延生长而形成)上的器件的产量和变化问题。
[0031]图3示出了将沟槽氧化物材料在沟槽中沉积一厚度之后的图1的半导体衬底。图3还示出了在将沟槽氧化物材料307在沟槽105和106;以及掩模160上沉积一厚度之后的衬底101。材料307可以具有在高度Hl处或者高于高度Hl的表面303。形成材料307可以包括:将材料307在沟槽105和106中；以及掩模160上，直到鳍状物107、108和110的顶面103或者在顶面103上方沉积或形成一厚度。
[0032]在一些情况下，材料307是形成或生长在衬底101的顶面103、203(以及可选地侧壁113和115)上的浅沟槽隔离(STI)材料层。材料307可以由氧化物或氮化物或者其组合形成。材料307可以由SiC或者本领域已知的另一种材料形成。材料307可以通过原子层沉积(ALD)或者化学气相沉积(CVD)来形成。通常经由等离子增强化学沉积(PECVD)来进行沉积材料307。在一些情况下，在用于形成材料307的过程(例如，PECVD)期间可以使用各种氧前体、硅烷前体或者一般前体，如本领域已知的。在一些情况下，可以通过在400°C处使用TE0S+02+RF的过程来形成材料307。
[0033]图4示出了在将沟槽氧化物材料抛光至(例如，以形成)鳍状物的顶面并且对沟槽中的沟槽氧化物材料的蚀刻一厚度以暴露电子器件鳍状物的单晶侧壁之后的图1的半导体衬底。图4示出了在将氧化物材料307抛光到表面103的高度或者低于表面103的高度以形成鳍状物407、408和410的顶面403之后的衬底101。抛光或去除材料307以形成表面403可以包括:对材料307抛光或去除一厚度到或者低于表面103的高度Hl。抛光或去除材料307以形成表面403可以包括:从表面103去除硬掩膜160，从而在高度H2处，在顶面103处或者由顶面103形成或暴露鳍状物407、408和410的顶面403。
[0034]图4还示出了在对沟槽105和106内的氧化物材料307蚀刻一厚度以暴露鳍状物407、408和410的单晶侧壁113和115之后的衬底101，鳍状物407、408和410可以类似于鳍状物107、108和110，除了鳍状物407、408和410具有高度H2而不是高度Hl之外，其中高度H2小于或等于高度H1。材料417可以具有沟槽中的顶面413以及高度H3。材料417可以具有宽度W2并且长度LI。
[0035]在一些情况下，对沟槽中的沟槽氧化物材料蚀刻一厚度去除了沟槽中的沟槽氧化物的厚度H2-H3，并且暴露了电子器件鳍状物407、408和410的单晶侧壁113和115的高度H2-H3，以形成沟槽氧化物的顶面413，其中顶面413是凹陷的或者在电子器件鳍状物的顶面403下方。厚度H2-H3被示出为厚度或高度H21，H21是鳍状物在STI平面(例如，表面413)上方渗出的高度，并且这是一旦器件完全制造就可以变成沟道的区域。鳍状物407、408和410可以被描述为“宽的”或“较宽的”鳍状物，例如将进一步进行蚀刻以形成如本文(例如，至少对图5和框850)提到的“窄的”或“较窄的”鳍状物的鳍状物。用于形成或暴露鳍状物407、408和410的蚀刻可以被描述为“第一”蚀刻(例如，以形成较厚的鳍状物)，例如图5(或框850)处的蚀刻被视为“第二”蚀刻以形成较窄的鳍状物(例如，在第一蚀刻之后)。
[0036]图4示出了保留在沟槽105和106中的沟槽氧化物材料417。材料417可以是材料307在进行蚀刻以将沟槽中的材料307去除一高度之后的剩余物。对材料307进行蚀刻可以包括:在区域119处或者在区域119内对材料307进行蚀刻。对材料307进行蚀刻以形成材料417可以包括:对材料307蚀刻厚度H21，以将沟槽105以及106中的材料307去除该厚度。该蚀刻还可以形成材料417的顶面413，其中顶面413是凹陷的或者在鳍状物407、408和410的顶面403下方。在一些情况下，图4示出了具有单晶硅鳍状物407、408和410的衬底，其中在这些鳍状物之间具有STI材料417。在一些情况下，图4可以示出Si晶片101沉积沟槽氧化物307，抛光氧化物307和硬掩模160到Hl处的鳍状物的顶部的水平，并且对氧化物307进行蚀刻以使其凹陷到低于鳍状物的水平至高度H3。在一些情况下，图4示出了具有单晶硅鳍状物407、408和410的衬底101，其中在这些鳍状物之间具有STI材料417。蚀刻可以是选择性的蚀刻，例如选择性地对材料307进行蚀刻但不对材料102进行蚀刻的蚀刻。
[0037]根据一些实施例，可以通过其它过程来形成、生长或产生鳍状物407、408和410。在一些情况下，可以从形成于沟槽氧化物材料层(其形成在衬底101的表面上)中的沟槽中的材料102的表面生长鳍状物407、408和410。在一些情况下，可以通过本领域已知的过程来形成、生长或产生鳍状物407、408和410。在一些情况下，鳍状物407、408和410可以是常规图案化的硅鳍状物。
[0038]图5示出了在对电子器件鳍状物的顶面和侧壁进行蚀刻以形成较窄的经蚀刻的电子器件鳍状物的较窄的经蚀刻的单晶顶面和侧壁之后的图1的半导体衬底。图5示出了在对鳍状物407、408和410的顶面403和侧壁113以及115进行蚀刻以将材料102去除厚度TH2进而形成较窄的经蚀刻的电子器件鳍状物507、508和510的“较窄的”经蚀刻的单晶顶面503和侧壁513以及515之后的衬底101。该蚀刻可以包括形成具有宽度W3并且具有长度LI的鳍状物507、508和510，其中宽度W3(例如，在宽度上延伸)小于宽度Wl。在一些情况下，这些鳍状物具有小于LI的长度。顶面503可以在表面203上方的高度H4处，并且鳍状物507、508和510可以具有在表面203上方的高度H4。高度H4可以等于或小于高度H2。例如，表面503可以在表面403的高度处或者低于表面403的高度。鳍状物507、508和510被示出为在沟槽氧化物材料417的表面413上方并且具有在衬底101的材料102的表面523上方的高度H5。用于形成鳍状物507、508和510的蚀刻可以对鳍状物407、408和410蚀刻一等于高度H5的高度，以使得表面523与表面413成平面或水平。在一些情况下，表面523高于或低于表面413。用于形成鳍状物507、508和510的蚀刻可以被描述为“第二”蚀刻(例如，以形成较窄的鳍状物)，例如图2或图4 (或者框820或845)处的蚀刻被视为“第一”蚀刻以形成较窄的鳍状物(例如，在第二蚀刻之前)。
[0039]用于形成鳍状物507、508和510的蚀刻可以是鳍状物的每个侧壁和顶面的从I至15nm(例如，THl)的修整蚀刻。该蚀刻可以取决于原始的Wl，例如通过去除更多来获得更大的Wl。在一些情况下，随着宽度被修整，高度也会减小相等或更大的量。根据实施例，鳍状物高度的这样的减小可能是不令人期望的，因此在一些情况下，用于形成鳍状物507、508和510的蚀刻在1-5nm之间的范围内对于鳍状物宽度修整是有利的。
[0040]用于形成鳍状物507、508和510的蚀刻可以是选择性的蚀刻，以选择性地对材料102进行蚀刻，但不对材料417进行蚀刻。该蚀刻可以包括同时对表面403和侧壁113以及115进行蚀刻。在一些情况下，该蚀刻是各向异性的蚀刻。根据实施例，用于形成较窄的鳍状物507、508和510的蚀刻去除了鳍状物407、408和410的顶面403和侧壁表面113和115的1醒至15nm之间的厚度THl。在一些情况下，该蚀刻将这些表面和侧壁去除5至15nm之间的厚度THl。在一些情况下，该蚀刻将这些表面和侧壁去除I至5nm之间的厚度THl。在一些情况下，该蚀刻将这些表面和侧壁的8、10或15纳米去除厚度THl。在一些情况下，对电子器件鳍状物的顶面和侧壁进行蚀刻包括:通过将器件鳍状物的宽度从大于1nm至30nm修整到小于7nm至15nm的经蚀刻的鳍状物的宽度，来形成经蚀刻的鳍状物。
[0041]该蚀刻可以形成表面503和侧壁513以及515，这些表面和侧壁不包含由于过度高能轰击、氧化或蚀刻残留物引起的受损区域;例如与用于形成鳍状物107、108和110的蚀刻相比;或者与采用高能离子轰击蚀刻的干法蚀刻(例如，本领域中被称为物理蚀刻)相比。该蚀刻可以排除或不包括干法蚀刻、高能离子轰击蚀刻;或者允许氧化、暴露于氧或残留物形成在表面503和侧壁513以及515上。因此，该蚀刻可以减小或去除后续外延生长在表面503和侧壁513以及515上的单晶材料的缺陷或损坏。如果这样的缺陷存在并贯穿沟道材料传播，则它们会引起构建在器件层(其从鳍状物上的外延生长来形成)的器件的产量以及驱动电流减小问题。在一些情况下，在STI平面上方渗出的小部分(例如，在表面413或523上方延伸的部分582)是较窄的鳍状物。在一些情况下，在STI平面下方的部分(例如，部分584)不传导可用的或相关量的载流子并且被定义为子鳍状物(subfin)，其与沟道的功能不具有电子相关性。
[0042]这样的蚀刻可以使用“定时”蚀刻，例如在已知的时间段内的蚀刻以从表面406和侧壁113以及115将材料102去除厚度THl。鳍状物可以是或者包括延伸或设置在表面413或523上方的“暴露的”器件阱或沟道区。鳍状物507、508和510可以被描述为“窄的”或“较窄的”鳍状物，例如在“宽的”或“较宽的”鳍状物如本文提到的(例如至少关于图5和框850)进一步蚀刻之后得到的鳍状物。
[0043]根据实施例，对较宽的电子器件鳍状物的顶面和侧壁进行蚀刻包括使用以下各项中的一项:(I)使用基于氯或氟的化学物并且使用低离子能量等离子体处理，或者(2)使用热处理。在一些情况下，使用基于氯的化学物。根据实施例，对较宽的电子器件鳍状物的顶面和侧壁进行蚀刻可以包括:使用低离子能量等离子体处理，例如使用包含低能量氯的等离子。在一些情况下，使用基于氯或氟的化学物可以包括例如在10至40秒内使用小于IkW的射频能量。在一些情况下，在存在HCl的情况下使用热处理可以包括在外延沉积反应器中进行蚀刻。在一些情况下，使用热处理可以包括例如在30至120秒内在晶片处理室中使用小于900摄氏度的热度。另一个示例是在60秒内在低于700摄氏度的温度处，在存在C12的情况下的退火。
[0044]在一些情况下，图5可以示出在通过将具有单晶硅鳍状物407、408和410的衬底101引入到外延沉积工具中或外延反应器中以将这些鳍状物向下蚀刻以形成单晶硅鳍状物507、508和510来形成经修整的鳍状物507、508和510鳍状物之后的衬底101。工具可以使用基于Cl的化学物并且使用低离子能量等离子体处理或热处理，以将鳍状物宽度(例如，鳍状物407、408和410的宽度Wl)从大于1nm(例如，30、20或15nm)修整到15nm或以下(例如，15、
10、7nm)的宽度(例如，鳍状物507、508和510的宽度W3)。在一些情况下，低离子能量等离子体处理可以使用外延沉积工具和使用基于Cl的化学物并且使用低离子能量等离子体处理来实现修整蚀刻。该蚀刻的一个示例包括:例如，使用包含低能量Cl的等离子，使用200mT，使用1sccm C12，使用lOOsccm H2，使用300sCCm Ar，使用500W的射频能量，使用离子能量2eV，以及蚀刻20秒。在一些情况下，热处理可以使用利用外延反应器的低热量处理来实现修整蚀刻。该蚀刻的一个示例包括:在外延反应器中使用:例如，使用750摄氏度(C)，使用10sccm HC1，使用lOOOOsccm H2，使用20T并且蚀刻60秒。
[0045]这样的鳍状物507、508和510可以用于形成鳍状物器件，该鳍状物器件包括形成在“鳍状物”的侧壁中或侧壁上的集成电路(IC)晶体管、电阻器、电容器等等，其中“鳍状物”从半导体(例如，硅)衬底或其它材料生长或者在其上延伸。这样的器件可以包括鳍状物金属氧化物半导体(MOS)晶体管器件，例如基于N型(例如，掺杂有电子电荷载流子)MOS器件(n-M0S)沟道中的电子的运动以及P型(例如，掺杂有空穴电荷载流子)MOS器件(p-MOS)沟道中的正电荷空穴的运动的互补型金属氧化物半导体(CMOS)中所使用的那些MOS晶体管器件。
[0046]根据实施例，鳍状物507、508和510的顶面和侧壁具有或保持与鳍状物407、408和410的顶面和侧壁相同的原子晶格和晶体结构，但是比鳍状物407、408和410的顶面和侧壁包含更少的表面晶体缺陷、更少的离子损害、更少的氧化和更少的蚀刻残留物。因此，在从鳍状物507、508和510的顶面和侧壁生长的后续包覆或沉积层的晶体结构中可能存在更少的缺陷或不需要的原子或材料(例如，与鳍状物407、408和410的顶面和侧壁相比)。因此，从鳍状物407、408和410的后续包覆或沉积层生长的晶体结构会包括由于在硅鳍状物顶部和侧壁表面的晶体结构中的缺陷或该晶体结构上的额外材料引起的缺陷，这样的缺陷在从鳍状物507、508和510的生长中不会存在。因此，避免或减小这样的离子损坏、氧化的表面以及蚀刻残留物提高了晶体管性能。
[0047]在一些情况下，使用较少能量、较低离子轰击能量的蚀刻避免了对鳍状物的顶面和侧壁的晶体结构的损坏，同时在蚀刻期间去除原子。该类型的蚀刻可以提供或造成具有减小缺陷的晶格(例如，由于从鳍状物407进行蚀刻以形成鳍状物507而不具有缺陷)的干净的顶部和侧壁表面的较窄的鳍状物。该蚀刻可以保持存在于鳍状物407的顶部和侧壁表面下方的纯晶格;可以避免造成非晶化材料并且避免在鳍状物507的顶部和侧壁表面上的空位或填隙原子，例如通过排除或避免被视为是“物理蚀刻”即离子损害。例如，等离子中的氯离子可以具有等于或小于2eV的冲击能，其化学地而非物理地对硅鳍状物进行蚀刻并且避免损坏晶格。
[0048]热处理可以是或者包括全化学物无等离子蚀刻，该蚀刻例如在足够高的温度处使用HCl或C12，当氯与这些硅原子相互作用时，该足够高的温度转换表面上的硅原子以形成SiC14气体，然后SiC14气体在处理期间从室中栗出，但是不使用足够高的温度以损害或非晶化经蚀刻的鳍状物507的暴露的表面的晶格。热蚀刻可以是或者包括不具有等离子、并且在小于900摄氏度处的动态处理。在一些情况下，在该配方中不发生物理溅射，但是氯进行反应以形成SiC14气体，其中SiC14气体从硅表面蒸发掉并且被栗出。
[0049]根据一些实施例，鳍状物507、508和510是具有在宽的下部鳍状物部分584上并且由该鳍状物部分584形成的较窄的上部鳍状物部分582。可以由第一单晶材料102的衬底101形成上部和下部部分。上部和下部部分可以形成在第一顶面区域111下方。宽的下部鳍状物部分584在沟槽(其形成在第一顶面区域之间)中的沟槽氧化物材料417的第一厚度H3之间可以具有宽的单晶顶面和具有宽度Wl的宽的侧壁。较窄的上部鳍状物部分582可以具有较窄的单晶顶面和具有宽度W3的较窄的侧壁，并且具有与宽的单晶顶面和宽的侧壁相同的单晶晶格。宽的单晶顶面和具有宽度Wl的宽的侧壁可以具有比较窄的单晶顶面和具有宽度W3的较窄侧壁的厚度大5nm至15nm之间的厚度。较窄的上部鳍状物部分582可以暴露在沟槽中的沟槽氧化物材料417的第一厚度H3上方。在一些情况下，部分584可以被描述为子沟道。在一些情况下，部分582是沟道并且因此可以传导大部分载流子，而部分584会远离栅极电极并且将不会是沟道的一部分。
[0050]根据一些实施例，图5提供了鳍状物被修整并且不添加额外的包覆层的实施例。在一些情况下，这些较窄的鳍状物可以用于造成将由于窄的鳍状物相对于具有宽的鳍状物的等效器件更佳的静电特性而改善的晶体管
[0051]图6示出了在将第二单晶材料沉积在较窄的经蚀刻的鳍状物的经蚀刻的顶部和侧壁表面上之后的图1的半导体衬底。在一些情况下，紧接着并且在没有漏气的情况下，在用于形成鳍状物507、508和510的蚀刻之后，在衬底101上(例如，在鳍状物507、508和510上)执行对材料620的SiGe或Ge沉积，例如图6中所示出的。在一些情况下，图6示出了沉积在经修整的鳍状物507、508和510上的外延层620。层620可以是从顶面503处的单晶结构的材料102以及从侧壁513和515生长的第二晶体结构。
[0052]图6示出了在鳍状物507、508和510上沉积或生长单晶材料或层620之后的衬底101。可以从表面503和侧壁513以及515或者在表面503和侧壁513以及515上外延生长材料620。材料620在表面503和侧壁513以及515处可以具有厚度TH2。材料620可以外延生长为表面503和侧壁513以及515上的“覆盖(blanket)”层。材料620可以具有顶面655和侧壁666以及676。表面655可以具有表面413的高度H6。材料620可以是与衬底101的单晶材料202相同或不同的单晶材料。在一些情况下，材料202是单晶硅，并且材料620是单晶锗。在一些情况下，材料202是单晶硅，并且材料620是单晶硅锗，其具有30 %至70 %之间的锗的百分比。在一些情况下，锗的百分比在O至100%之间。在一些情况下，锗的百分比是10%、30%、50%或70%。
[0053]鳍状物507、508和510上的材料620可以形成包覆鳍状物680，其具有宽度W4，在表面413上方的高度H6，以及进入页面中的长度Ll(未示出)。鳍状物680可以被描述为具有硅锗的侧包覆层(例如，材料620)的经蚀刻的硅鳍状物。
[0054]在一些情况下，宽度W4小于宽度Wl，但是大于宽度W3。在一些情况下，宽度W4大于宽度Wl。在一些情况下，宽度W4小于或等于20nm宽。在一些情况下，宽度W4是15nm、18nm、20nm、22nm或24nm。
[0055]材料620可以在材料102(例如，表面503和侧壁513以及515)上形成，从材料102生长，并且接触材料102。材料620可以被形成为鳍状物507、508和510上的共形厚度(例如，增加顶面上的“高度”和侧壁上的“宽度”的厚度)。共形厚度TH2可以在I至5纳米(nm)之间。在一些情况下，共形厚度TH2在I至10纳米(nm)之间。在一些情况下，共形厚度TH2大约是2nm。在一些情况下，共形厚度TH2大约是5nm。根据一些实施例，形成材料620包括:沿着、跨越、接触或抵靠电子器件鳍状物507的侧壁表面和顶面来外延包覆或生长材料620。
[0056]材料620可以通过外延生长(例如，异质外延生长)，使用原子层外延(ALE)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)或者金属有机气相外延(MOVPE)来形成，并且可以仅从材料102的“晶种”顶面503和侧壁113以及115生长，而不从氧化物417生长。在一些情况下，材料620可以通过外延生长(例如，异质外延)来形成。在一些情况下，材料620可以通过选择性生长来形成，例如通过CVD类型的生长，气体源分子束外延(GS-Mffi)、快速热(RT)CVD、或者超高真空(UHV)-CVD。生长条件(例如，生长温度、气体通量的压力等)的选择可以限定外延生长的选择性。在一些情况下，材料620的生长是通过选择或使用如对于材料620已知的预先确定的生长温度范围、压力、气体通量范围等等来从材料102选择性地生长的，以便从材料102生长而不从氧化物表面的材料生长或在氧化物表面的材料上开始。
[0057]在一些情况下，材料620可以是“器件”层，例如在其上或其中形成电路器件的层，如本领域已知的。因此，由材料620形成的鳍状物可以提供在其上或其中可以形成基于无缺陷的鳍状物的器件的电子器件沟道材料。
[0058]材料620可以具有底部表面和侧表面，其中底部表面具有从表面103生长的(100)晶体取向的材料，并且侧表面具有沿着或临近于侧壁113和115的(110)晶体取向的材料。材料620可以具有沿着表面503和侧壁513以及515的底部表面，该底部表面与那些表面具有相同的晶体取向。在一些情况下，表面655和侧壁666以及676具有与表面503和侧壁513以及515相同的晶体取向，例如由于表面655是从那些表面生长的材料。
[0059]在一些情况下，材料620可以是仅从期望的单晶材料(例如，表面503和侧壁513以及515)而不从其它多晶、电介质、氧化物、氮化物或非晶的暴露的材料(例如，不是期望的或者不是单晶材料的材料)“选择性地”生长的“包覆”材料。在一些情况下，“包覆”材料(例如，材料620)可以是通过在不期望形成“包覆”材料或者从其生长“包覆”材料的材料上进行掩模或形成氧化物层，来仅从期望的单晶材料(例如，表面503和侧壁513以及515)“选择性地”生长的。
[0060]在一些情况下，材料620是选择性地生长的外延层。在一些情况下，例如对于从鳍状物245形成的P型器件，材料102是单晶硅材料；并且材料620是单晶SiGe材料层(例如，70%的Si和30%的Ge)。在一些情况下，例如对于从鳍状物245形成的P型器件，材料620是单晶SiGe材料层(例如，30 %的Si和70 %的Ge)。
[0061]在一些情况下，材料620是用于三栅极器件的沟道材料或层，其中该三栅极器件具有主要沿着或通过材料620传导电荷的沟道。这可以包括主要沿着或通过顶面655和侧壁666以及676传导电荷。
[0062]鳍状物680(例如，包覆有材料620)可以用于形成鳍状物器件，包括形成在“鳍状物”(其从半导体(例如，硅)衬底或其它材料生长或在半导体衬底或其它材料上延伸)的侧壁中或侧壁上的鳍状物集成电路(IC)晶体管、电阻器、电容器等等。这样的器件可以包括鳍状物金属氧化物半导体(MOS)晶体管器件，例如在基于N型(例如，掺杂有电子电荷载流子)MOS器件(n-MOS)沟道中的电子的运动以及P型(例如，掺杂有空穴电荷载流子)MOS器件(p-M0S)沟道中的正电荷空穴的运动的互补型金属氧化物半导体(CMOS)中所使用的那些晶体管器件。
[0063]根据一些实施例，鳍状物680通过向沟道主体提供压缩应变来进一步增加P型沟道(例如，由鳍状物680形成的PMOS器件的沟道)中空穴(例如，载流子)的移动性，这是因为硅材料102的晶格间距(例如，在表面503和侧壁513以及515处)小于从这些表面生长或者接触这些表面的SiGe或Ge材料620的晶格间距。这引起材料620 (其中大部分载流子流经沟道)中的压缩应变。在一些情况下，材料620具有至少10%的锗;至少30%的锗;30%至50%之间的锗;30 %至100 %之间的锗;或者50 %至100 %之间的锗。在一些情况下，沟道中的大部分载流子在包覆层620的外表面或外边缘处。在一些情况下，沟道中的大部分载流子在包覆层620的内表面或内边缘处。
[0064]具有鳍状物(该鳍状物含有具有宽度W3的硅或者具有宽度W4的材料620)的益处包括:这样减小宽度的鳍状物通过施加栅极偏置使得该鳍状物更容易地来使沟道电子翻转，并且减小当栅极未被偏置时的载流子泄露。这与较宽的鳍状物(例如，鳍状物107)相对，其中较宽的鳍状物会具有比较窄的鳍状物差的电子属性。
[0065]在一些实施例中，用于形成鳍状物107、407、507和680的装置可以包括来自供应方的、被配置到包括各种室和容器的系统(其具有真空密封的环境，以及用于在各种室之间移动晶片的遥控装置)中的装置。本文的“原位”方法可以包括:将衬底101和鳍状物保持或维持在这些容器内或者该真空环境(例如，系统)内，以使得衬底和鳍状物不会暴露于空气，尽管它们可以移动到系统的不同室中，例如通过移动到相同装置组的室中而不会破坏室的真空密封，或者衬底在室之间移动期间不会有“漏气”。
[0066]图7是在第二单晶材料上形成栅极电子器件之后的图1的半导体衬底的示意性透视图，第二单晶材料形成在较窄的经蚀刻的鳍状物中的一个鳍状物的经蚀刻的顶部和侧壁表面上。图7示出了截面视图视角A-A，其可以是图1-图6的视角。根据一些实施例，图7可以示意性地图示晶体管器件700的透视图。
[0067]图7示出了在材料620(其形成在较窄的经蚀刻的鳍状物507、508和510的表面503和侧壁513以及515上)上形成栅极电子器件700之后的衬底101。器件700可以具有窄沟道702，其中窄沟道702是或者包括鳍状物680。鳍状物680具有长度L1、宽度W4和在表面413或523上方的高度H6。窄沟道702可以具有顶面655和侧壁666以及676。栅极电介质(未示出)可以形成在栅极电极704下方的表面655和侧壁666以及676上，间隔体706可以形成在栅极电极704上或者栅极电极704旁边。掩模708可以形成在栅极电极704的顶面上。掩模708可以是硬掩模，其能够被去除以形成金属栅极接触。器件700包括鳍状物680并且可以形成在材料417上。在一些情况下，器件700是由包覆电子器件鳍状物680形成的PMOS器件，其中PMOS器件包括第二单晶材料620上的栅极701;以及在栅极两侧并与栅极相邻并且在第二单晶材料中的结区(未示出)。
[0068]根据一些实施例，图7示意性地图示了根据一些实施例的晶体管器件700的透视图。在一些实施例中，晶体管器件700包括:半导体衬底101;鳍状物结构680，其包括由SiGe合金组成的部分(后文称为“SiGe材料620”)以及由Si组成的部分(后文称为“硅鳍状物507”)；电绝缘材料417;栅极701，其包括栅极电介质(未示出，但是在电极704与表面655和侧壁666以及676之间)和如所看到的耦合的栅极电极704。
[0069]在各个实施例中，晶体管器件700可以表示晶体管或者晶体管的一部分。例如，鳍状物结构680可以沿着半导体衬底101(例如，通过栅极701的材料)的表面延伸。源极和漏极(未示出)可以形成在由栅极701支持的鳍状物结构680的部分710和711上或者部分710和711中，以便为可以流经从鳍状物结构680形成的沟道主体的移动电荷载流子(例如，空穴或电子)提供源极和漏极。栅极701可以例如被配置为:通过向栅极电极704施加阈值电压来控制通过沟道主体的移动电荷载流子的流动。沟道主体可以包括由半导体衬底101的Si形成的鳍状物结构680的部分。在一些实施例中，沟道主体可以包括鳍状物结构680的SiGe材料620的部分，并且可以设置在源极和漏极之间的栅极区内。
[0070]在一些实施例中，半导体衬底101可以由Si组成。例如，半导体衬底101可以包括η型或P型(100)偏离取向的(off-oriented) Si，其中用惯例(xyz)来表示半导体衬底101的晶体方向，其中X、y和z表示三维中的彼此垂直的各个结晶面。半导体衬底101可以例如包括在朝向(I 1)方向大约2度到大约8度之间的范围内的(100)方向切割偏离(of f-cut)的材料。可以使用其它切割偏离取向或者不具切割偏离取向的半导体衬底101。半导体衬底101可以具有大约I Ω -cm到大约50k Ω -cm之间的高电阻率。在其它实施例中，半导体衬底1I可以包括其它材料。在一些实施例中，半导体衬底101是晶片的单片化管芯的一部分。在一个实施例中，半导体衬底是P型衬底。
[0071]根据各个实施例，可以通过使用本文所描述的技术对鳍状物407(或107)进行蚀刻以形成较窄鳍状物507并且沉积例如材料620之类的晶体管元件，来形成鳍状物结构680的SiGe材料620。在一些实施例中，仅鳍状物结构680的一部分覆盖有材料620。在一些实施例中，鳍状物结构680的硅鳍状物507可以由无缺陷的单晶组成。在其它实施例中，晶体管元件(例如，鳍状物结构680)的大部分或全部可以覆盖有材料620。
[0072]晶体管器件700可以是P型或η型。使用SiGe材料620形成的沟道主体可以为P型提供移动电荷载流子的更大的移动性。例如，沟道主体中增加的锗(Ge)浓度可以按照材料的性质增加电子或空穴的移动性。第二种机制通过向沟道主体提供压缩应变而进一步增加P型沟道(例如，PMOS器件的沟道)中的空穴的移动性，这是因为硅材料102的晶格间距小于SiGe或Ge材料620的晶格间距，从而引起材料620 (其中大部分载流子流经沟道)中的压缩应变。
[0073]SiGe材料620的压缩应变会减小η型沟道(例如，NMOS器件的沟道)的电子的移动性。因此，增加η型沟道中的Ge的浓度会导致电子的很少或没有移动性改善。在一个实施例中，晶体管器件700为P型(例如，PMOS器件)JMOS器件可以具有掺杂的η型的P型沟道，并且NMOS器件可以具有掺杂的P型的η型沟道。
[0074]如可以看到的，电绝缘材料417可以沉积在半导体衬底101上并且可以抵接鳍状物结构680。电绝缘材料417可以包括用于浅沟槽隔离(STI)的任何适当的材料。在一些实施例中，电绝缘材料417可以包括电介质材料(其中对于它们在集成电路结构中的应用是已知的)，例如低k电介质材料。可以使用的电介质材料的示例包括但不限于，硅氧化物、掺碳氧化物(CDO)、硅氮化物、诸如全氟环丁烷或全氟化乙烯之类的有机聚合物、氟硅酸盐玻璃(FSG)、以及诸如硅倍半氧烷、硅氧烷或有机硅酸盐玻璃之类的有机硅酸盐。
[0075]栅极电介质(未不出，但是在电极704与表面655和侧壁666以及676之间)可以形成在沟道主体上，并且可以由诸如二氧化硅(S12)或高k材料之类的材料组成。可以用于形成栅极电介质(未示出，但是在电极704与表面655和侧壁666以及676之间)的高k材料的示例包括但不限于，氧化給、氧化給娃、氧化镧、镧氧化铝、氧化错、氧化错娃、氧化钽、氧化钛、钡锁钛氧化物、氧化钡钛、氧化锁钛、氧化乾、氧化铝、铅钪钽氧化物和银酸铅锌。在一些实施例中，可以在栅极电介质(未不出，但是在电极704与表面655和侧壁666以及676之间)上执行退火过程，以便在使用高k材料时改善栅极电介质的质量。在一些实施例中，栅极电介质(未不出，但是在电极704与表面655和侧壁666以及676之间)可以包括虚设氧化物，该虚设氧化物后续在过程流中根据已知的技术与虚设栅极电极一起去除并且利用高k栅极电介质和金属栅极来替换。
[0076]栅极电极704可以形成在栅极电介质(未示出，但是在电极704与表面655和侧壁666以及676之间)上，并且可以由至少一种P型功函数金属或η型功函数金属组成，这取决于晶体管将是PM0S(例如，P型)还是NM0S(例如，η型)晶体管。在一些实施例中，栅极电介质704可以由两个或更多个金属层组成，其中至少一个金属层是功函数金属层，并且至少一个金属层是填充金属层。在一些实施例中，栅极电极704是多硅栅极电极。在其它实施例中，栅极电极704是虚设多硅栅极电极，其后续在过程流中根据已知技术去除并且利用金属栅极电极来替换。
[0077]对于PMOS晶体管，可以用于栅极电极的金属包括但不限于，舒、钯、铀、钴、镍、以及导电金属氧化物，例如氧化钌。P型金属层可以使能具有在大约4.9eV至大约5.2eV之间的功函数的PMOS栅极电极的形成。对于匪OS晶体管，可以用于栅极电极704的金属包括但不限于，铪、锆、钛、铝、这些金属的合金、以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽、以及碳化铝。η型金属层可以使能具有在大约3.9eV至大约4.2eV之间的功函数的NMOS栅极电极的形成。
[0078]在一些实施例中，一对间隔体706可以支撑栅极701。例如，间隔体可以设置在栅极电极704的相对表面上。可以从诸如氮化硅、氧化硅、碳化硅、掺碳氮化硅、以及氮氧化硅之类的材料形成间隔体。用于形成间隔体的过程通常可以包括沉积和蚀刻过程和/或其它公知技术。
[0079]图7的晶体管器件700描绘了三栅极构造。在其它实施例中，如本文所描述的用于将晶体管元件从Si转换到SiGe的类似原理和技术可以用于其它晶体管配置，包括例如平面、双栅极、环栅(AAG)(还被称为栅绕式(gate all around))、线(例如，纳米线)、以及其它适当的晶体管配置。
[0080]图8是用于在第二单晶材料上形成栅极电子器件的示例性过程，第二单晶材料形成在较窄的经蚀刻的电子器件鳍状物的较窄的经蚀刻的单晶顶部和侧壁表面上。图8可以示出用于形成鳍状物507、508和510的过程800。在一些情况下，过程800是执行包覆鳍状物680的过程。在一些情况下，过程800是或者包括用于形成器件700的过程的一部分。
[0081 ] 图8示出了以框810开始的过程800，其中，在一些可选情况下，在框810处，在单晶衬底的电子器件鳍状物的顶面期望在的第一顶面区域上形成硬掩模图案。这可以包括如本文所描述的形成掩模160和区域111。框810可以包括本文对图1的描述。
[0082]在框820处，在一些可选情况下，在第一顶面区域之间对衬底的第二顶面区域蚀刻一厚度，以形成电子器件鳍状物的单晶侧壁，并且在第一顶面区域之间形成沟槽。这可以包括形成沟槽105和106;以及如本文所描述的侧壁113和115。框820可以包括本文对图2的描述。框820处的蚀刻可以被描述为“第一”蚀刻(例如，以便形成较厚的鳍状物)，例如图5(或框850)处的蚀刻被视为“第二”蚀刻以形成较窄的鳍状物(例如，在第一蚀刻之后)。
[0083]在框835处，在一些可选情况下，在沟槽中并且在掩模上将沟槽氧化物材料沉积一厚度。这可以包括如本文所描述的对材料307进行沉积。框835可以包括本文对图3的描述。
[0084]在框840处，在一些可选情况下，对沟槽氧化物材料和硬掩模向下抛光一厚度，以形成电子器件鳍状物的顶面。这可以包括去除材料370和硬掩模160的厚度以暴露表面403，如本文所描述的。这可以包括去除(例如，框810的)所有硬掩模160，如本文所描述的。框840可以包括本文对图4的描述。
[0085]在框845处，在一些可选情况下，在沟槽中对沟槽氧化物材料蚀刻一厚度，以暴露电子器件鳍状物的单晶侧壁，并且形成沟槽氧化物的顶面，其中顶面在电子器件鳍状物的顶面下方。这可以包括对沟槽105和106中的材料307的厚度向下蚀刻到表面413，以形成沟槽氧化物417;以暴露电子器件鳍状物的单晶侧壁113和115;并且以形成沟槽氧化物的顶面413，其中顶面413在电子器件鳍状物的顶面403下方，如本文所描述的。框845可以包括本文对图3的描述。框845处的蚀刻可以被描述为“第一”蚀刻(例如，以便形成较厚的鳍状物)，例如图5 (或框850)处的蚀刻被视为“第二”蚀刻以形成较窄的鳍状物(例如，在第一蚀刻之后)。
[0086]在框850处，对电子器件鳍状物的顶面和侧壁(例如，同时)进行蚀刻，以形成电子器件经蚀刻的鳍状物的单晶无缺陷经蚀刻的顶面和经蚀刻的侧壁。这可以包括进行蚀刻以将电子器件鳍状物的顶面和侧壁去除5nm至15nm之间的厚度。这可以包括(例如，同时地)对电子器件鳍状物407和408的顶面403和侧壁113以及115同时进行蚀刻，以形成较窄的电子器件鳍状物507和508的单晶无缺陷经蚀刻的顶面503和侧壁513以及515，如本文所描述的。框850可以包括本文对图5的描述。框850可以包括对电子器件鳍状物的顶面和侧壁进行蚀亥IJ，以形成较窄的经蚀刻的电子器件鳍状物的较窄的经蚀刻的单晶顶面和侧壁。在一些情况下，框850包括:保持经蚀刻的顶面503和侧壁513以及515的器件鳍状物的顶部和侧壁表面的单晶结构(例如，不在其中造成缺陷)。用于形成鳍状物507和508的蚀刻被描述为“第二”蚀刻(例如，以便形成较窄的鳍状物)，例如图2或图4(或者框820或845)处的蚀刻被视为“第一”蚀刻以形成较窄的鳍状物(例如，在第二蚀刻之前)。
[0087]在一些情况下，框850包括使用以下各项中的一项来对电子器件鳍状物的顶面和侧壁进行蚀刻:(I)使用基于氯的化学物并且使用低离子能量等离子体处理，或者(2)使用热处理。在一些情况下，对电子器件鳍状物的顶面和侧壁进行蚀刻包括:通过将器件鳍状物的宽度从大于I Onm至30nm修整到小于7nm至15nm的经蚀刻的鳍状物的宽度，来形成经蚀刻的鳍状物。
[0088]在框860处，在一些可选情况下，第二单晶材料沉积在(例如，框850的)经蚀刻的窄鳍状物的顶部和侧壁表面上或者从该顶部和侧壁表面生长。这可以包括:在框850中对电子器件鳍状物的顶面和侧壁进行蚀刻之后，在处理室没有漏气的情况下，沉积或生长第二单晶材料。第二单晶材料可以具有不同于(例如，大于)第一单晶材料的晶格间距的晶格间距。这可以包括，在用于形成较窄的鳍状物507和508之后，在处理室没有漏气的情况下，将第二单晶材料620沉积在经蚀刻的较窄鳍状物的顶面503和侧壁513以及515上，其中第二单晶材料具有与第一单晶材料的晶格间距不同的晶格间距，如本文所描述的。框860可以包括本文对图6的描述。
[0089]在框870处，在一些可选情况下，在第二单晶材料上形成栅极，并且在与栅极相邻并且在栅极的任一侧的第二单晶材料中形成结区。这可以包括:在第二单晶材料620上形成栅极701，并且在第二单晶材料620中形成结区，如本文所描述的。这可以包括:可以通过对鳍状物407(或107)进行蚀刻以形成较窄的硅鳍状物507并沉积例如本文所描述的材料620之类的晶体管元件，来形成鳍状物结构680的SiGe材料620的包覆。这可以包括形成如本文所描述的器件700的一部分或全部。框870可以包括本文对图7的描述。
[0090]因此，本文所描述的过程可以避免或减小硅鳍状物表面上的对后续包覆或沉积层的质量有害的高能离子轰击、氧化和蚀刻残留物。因此，后续包覆或沉积层生长的晶体结构不会包括由于硅鳍状物顶部和侧壁表面的晶体结构中的缺陷或者该晶体结构上的额外材料而引起的缺陷。该生长可以提供其中可以形成基于无缺陷的鳍状物的器件和晶体管的电子器件材料(例如，阱和/或沟道)。因此，避免或减小这样的轰击、氧化和残留物增加了晶体管性能。
[0091]这些晶体管可以包括finfet、Ge包覆、SiGe沟道、SiGe包覆、三栅极晶体管。这些晶体管可以由高容量架构产生并且可以在以高容量制造的计算机系统架构特征和接口中具体化。这些晶体管可以包括在超大规模集成(VLSI)逻辑过程中或者由VLSI逻辑过程形成。
[0092]图9示出了根据一个实施方式的计算设备900。计算设备900容置板902。板902可以包括多个部件，包括但不限于处理器904和至少一个通信芯片906。处理器904物理地耦合并且电耦合到板902。在一些实施方式中，至少一个通信芯片906也物理地耦合并且电耦合到板902。在另外的实施方式中，通信芯片906是处理器904的一部分。
[0093]取决于计算设备900的应用，计算设备900可以包括可能会或者可能不会物理地耦合并且电耦合到板902的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，R0M)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如，硬盘驱动器、压缩光盘(⑶)、数字多功能光盘(DVD)等等)。
[0094]通信芯片906使能用于对来往于计算设备900的数据进行传输的无线通信。术语“无线”及其衍生体可以用于描述可以通过使用经调制的电磁辐射、通过非固态介质来传送数据的电路、设备、系统、方法、技术、通信信道等等。该术语并非意味着相关联的设备不包含任何线路，尽管在一些实施例中相关联的设备可能不包含任何线路。通信芯片906可以实现任何数量的无线标准或协议，包括但不限于W1-Fi (IEEE 802.11协议族)、WiMAX( IEEE802.16协议族)、IEEE 802.20、长期演进(LTE)、Ev_DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生体、以及被指定为3G、4G、5G以及更高代的任何其它无线协议。计算设备900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于较短距离无线通信(例如，W1-Fi和蓝牙)，并且第二通信芯片906可以专用于较长距离无线通信(例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等)。
[0095]计算设备900的处理器904包括封装在处理器904内的集成电路管芯。在一些实施方式中，集成电路管芯包括通过在经蚀刻的、减薄的第一晶体材料鳍状物(例如，507、508和510)的表面上外延生长第二晶体材料620来形成的晶体管，其中经蚀刻的、减薄的第一晶体材料鳍状物通过对第一晶体材料的较宽的鳍状物进行蚀刻来形成，例如参考图1-图8所描述的。在一些实施方式中，集成电路管芯包括具有较窄的上部鳍状物部分582的电子器件鳍状物，其中较窄的上部鳍状物部分582在宽的下部鳍状物部分584上形成并且从宽的下部鳍状物部分584形成，如参考图1-图8所描述的。术语“处理器”可以指对来自寄存器和/或存储器的电子数据进行处理以将该电子数据变换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
[0096]通信芯片906还包括封装在通信芯片906内的集成电路管芯。根据另一实施方式，包括通信芯片的封装体包含具有晶体管的一个或多个鳍状物器件，其中晶体管通过在经蚀刻的、减薄的第一晶体材料鳍状物的表面上外延生长第二晶体材料来形成，其中经蚀刻的、减薄的第一晶体材料鳍状物通过对第一晶体材料的较宽的鳍状物进行蚀刻来形成，如上面所描述的。在另外的实施方式中，容置在计算设备900内的另一部件可以包含微电子封装体，其包括具有包覆器件层的鳍状物器件，如上面所描述的。
[0097]在各种实施方式中，计算设备900可以是膝上型计算机、上网本、笔记本、超极本、智能本、平板设备、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或者数字视频记录器。在另外的实施方式中，计算设备900可以是对数据进行处理的任何其它电子设备。
[0098]^lJ
[0099]以下示例与实施例有关。
[0100]示例I是一种用于形成电子器件鳍状物的方法，包括:在第一单晶材料的衬底的第一顶面区域之间将衬底蚀刻掉一厚度，以在所述第一顶面区域下方形成宽的电子器件鳍状物并且在所述第一顶面区域之间形成沟槽，所述宽的电子器件鳍状物具有宽的单晶顶面和宽的侧壁;然后在所述沟槽中并且在所述第一顶面区域下方形成第一厚度的沟槽氧化物材料；以及然后对所述宽的电子器件鳍状物的所述宽的单晶顶面和所述宽的侧壁蚀刻一厚度，以由所述宽的鳍状物形成较窄的电子器件鳍状物，所述较窄的电子器件鳍状物具有较窄的单晶顶面和较窄的侧壁，所述较窄的单晶顶面和所述较窄的侧壁具有与所述宽的单晶顶面和所述宽的侧壁相同的单晶晶格，其中，对所述宽的单晶顶面和所述宽的侧壁蚀刻所述厚度包括:将所述宽的单晶顶面和所述宽的侧壁去除Inm至15nm之间的厚度。
[0101]在示例2中，示例I的主题还可以可选地包括:在对所述宽的单晶顶面和所述宽的侧壁蚀刻所述厚度之后，在处理室没有漏气的情况下，将第二单晶材料沉积在减薄的顶面和减薄的侧壁上以形成包覆电子器件鳍状物，其中，所述第二单晶材料具有与所述第一单晶材料的晶格间距不同的晶格间距。
[0102]在示例3中，示例I的主题还可以可选地包括:在将所述衬底蚀刻掉所述厚度之前，在所述单晶衬底所述电子器件鳍状物的顶面期望在的所述第一顶面区域上形成硬掩模图案;然后在将所述衬底蚀刻掉所述厚度之后，去除所述硬掩模;然后将第二厚度的沟槽氧化物材料沉积在所述沟槽中，其中所述沟槽是通过在所述第一顶面区域之间将所述衬底蚀刻掉所述厚度而形成的;然后进行抛光以在所述第一顶面区域上方将所述沟槽氧化物材料去除第三厚度；以及然后在对所述宽的单晶顶面和所述宽的侧壁蚀刻所述厚度之前，在所述沟槽中将所述沟槽氧化物材料蚀刻掉第四厚度，以暴露所述宽的电子器件鳍状物的所述宽的单晶侧壁，并且形成所述第一厚度的沟槽氧化物材料。
[0103]在示例4中，示例I的主题可以可选地包括:其中，对所述宽的顶面和所述宽的侧壁进行蚀刻包括:在所述较窄的单晶顶面和所述较窄的侧壁中保持所述宽的顶面和所述宽的侧壁的单晶晶格结构。
[0104]在示例5中，示例I的主题可以可选地包括:其中，对所述宽的顶面和所述宽的侧壁进行蚀刻包括以下各项中的一项:(I)使用基于氯的化学物并且使用低离子能量等离子体处理进行蚀刻，或者(2)使用热处理进行蚀刻。
[0105]在示例6中，示例I的主题可以可选地包括:其中，对所述宽的顶面和所述宽的侧壁进行蚀刻包括:使用基于氯的化学物并且使用小于5kW的射频能量进行蚀刻10至40秒。
[0106]在示例7中，示例I的主题可以可选地包括:其中，对所述宽的顶面和所述宽的侧壁进行蚀刻包括:使用基于氯的化学物并且使用小于IkW的射频能量进行蚀刻10至40秒。
[0107]在示例8中，示例I的主题可以可选地包括:其中，对所述宽的顶面和所述宽的侧壁进行蚀刻包括:在存在HCl的情况下，在外延沉积室中使用热处理并且使用小于900摄氏度的热度进行蚀刻30至120秒。
[0108]在示例9中，示例I的主题可以可选地包括:其中，对所述宽的顶面和所述宽的侧壁进行蚀刻包括:在存在Cl2的情况下，在外延沉积室中使用热处理并且使用小于700摄氏度的热度进行蚀刻30至120秒。
[0109]在示例10中，示例I的主题可以可选地包括:其中，对所述宽的单晶顶面和所述宽的侧壁蚀刻所述厚度包括以下各项中的一项:(I)将所述宽的单晶顶面和所述宽的侧壁去除8nm至I Onm之间的厚度，或者(2)通过将所述宽的鳍状物的宽度从大于I Onm至30nm修整为小于7nm至15nm的所述较窄的鳍状物的宽度，来形成所述经蚀刻的鳍状物。
[0110]在示例11中，示例I的主题还可以可选地包括:在对所述宽的单晶顶面和所述宽的侧壁蚀刻所述厚度之后，在处理室没有漏气的情况下，将第二单晶材料沉积在减薄的顶面和减薄的侧壁上以形成包覆电子器件鳍状物，其中，所述第二单晶材料具有与所述第一单晶材料的晶格间距不同的晶格间距。
[0111]在示例12中，示例11的主题可以可选地包括:其中，所述第一单晶材料是硅并且所述第二单晶材料是SiGe，并且其中，对所述第二单晶材料进行沉积包括:将所述第二单晶材料在所述减薄的顶面和所述减薄的侧壁上沉积5nm至15nm之间的厚度。
[0112]在示例13中，示例11的主题可以可选地包括:其中，所述包覆电子器件鳍状物的宽度等于或小于20nm宽。
[0113]在示例14中，示例11的主题还可以可选地包括由所述包覆电子器件鳍状物形成PMOS器件，其中，形成所述PMOS器件包括:在所述第二单晶材料上形成栅极；以及邻近所述栅极并且在所述第二单晶材料中形成结区。
[0114]示例15是一种电子器件鳍状物，包括:较窄的上部鳍状物部分，所述较窄的上部鳍状物部分在宽的下部鳍状物部分上形成并且由所述宽的下部鳍状物部分形成，所述上部部分和所述下部部分由第一单晶材料的衬底形成，所述上部部分和所述下部部分形成在所述衬底的第一顶面区域下方;所述宽的下部鳍状物部分在沟槽中的第一厚度的沟槽氧化物材料之间具有宽的单晶顶面和宽的侧壁，所述沟槽形成在所述第一顶面区域之间；以及所述较窄的上部鳍状物部分具有较窄的单晶顶面和较窄的侧壁，所述较窄的单晶顶面和所述较窄的侧壁具有与所述宽的单晶顶面和所述宽的侧壁相同的单晶晶格，其中，所述宽的单晶顶面和所述宽的侧壁具有比所述较窄的单晶顶面和所述较窄的侧壁的厚度大5nm至15nm的厚度，所述较窄的上部鳍状物部分暴露在所述沟槽中的所述第一厚度的沟槽氧化物材料上方。
[0115]在示例16中，示例15的主题可以可选地包括:其中，所述较窄的顶面和所述较窄的侧壁保持所述宽的单晶顶面和所述宽的侧壁的所述单晶晶格结构。
[0116]在示例17中，示例15的主题可以可选地包括:其中，所述宽的单晶顶面和所述宽的侧壁的厚度比所述较窄的单晶顶面和所述较窄的侧壁的厚度宽8nm至I Onm ο
[0117]在示例18中，示例15的主题可以可选地包括:其中，所述宽的单晶顶面和所述宽的侧壁的厚度在1nm至30nm之间，并且所述较窄的单晶顶面和所述较窄的侧壁的厚度在7nm至15nm之间。
[0118]在示例19中，示例15的主题还可以可选地包括:第二单晶材料，所述第二单晶材料在减薄的顶面和减薄的侧壁上，以形成包覆电子器件鳍状物，其中，所述第二单晶材料具有与所述第一单晶材料的晶格间距不同的晶格间距。
[0119]在示例20中，示例19的主题可以可选地包括:其中，所述第一单晶材料是硅并且所述第二单晶材料是SiGe，并且其中，所述第二单晶材料包括所述减薄的顶面和所述减薄的侧壁上的5nm至15nm之间的厚度的所述第二单晶材料。
[0120]在示例21中，示例16的主题可以可选地包括:其中，所述包覆电子器件鳍状物的宽度等于或小于20nm宽。
[0121]在示例22中，示例19的主题还可以可选地包括由所述包覆电子器件鳍状物形成的PMOS器件，其中，所述PMOS器件包括:在所述第二单晶材料上的栅极；以及邻近所述栅极并且在所述第二单晶材料中的结区。
[0122]示例23是一种用于计算的系统，包括:微处理器，所述微处理器耦合到存储器，所述微处理器具有至少一个电子器件鳍状物，所述至少一个电子器件鳍状物具有:较窄的上部鳍状物部分，所述较窄的上部鳍状物部分在宽的下部鳍状物部分上形成并且由所述宽的下部鳍状物部分形成，所述上部部分和所述下部部分由第一单晶材料的衬底形成，所述上部部分和所述下部部分形成在所述衬底的第一顶面区域下方;所述宽的下部鳍状物部分在沟槽中的第一厚度的沟槽氧化物材料之间具有宽的单晶顶面和宽的侧壁，所述沟槽形成在所述第一顶面区域之间；以及所述较窄的上部鳍状物部分具有较窄的单晶顶面和较窄的侧壁，所述较窄的单晶顶面和所述较窄的侧壁具有与所述宽的单晶顶面和所述宽的侧壁相同的单晶晶格，其中，所述宽的单晶顶面和所述宽的侧壁具有比所述较窄的单晶顶面和所述较窄的侧壁的厚度大5nm至15nm的厚度，所述较窄的上部鳍状物部分暴露在所述沟槽中的所述第一厚度的沟槽氧化物材料上方。
[0123]在示例24中，示例23的主题可以可选地包括:其中，较窄的顶面和所述较窄的侧壁保持所述宽的单晶顶面和所述宽的侧壁的所述单晶晶格结构；并且，还包括:第二单晶材料，所述第二单晶材料在减薄的顶面和减薄的侧壁上，以形成包覆电子器件鳍状物，其中，所述第二单晶材料具有与所述第一单晶材料的晶格间距不同的晶格间距。
[0124]示例25是一种装置，包括用于执行根据权利要求1-14中的任一项所述的方法的单
J L ο
[0125]在上面的描述中，出于说明的目的，阐述了众多特定的细节，以便提供对实施例的透彻理解。然而，对于本领域技术人员来说将显而易见的是，可以不用这些特定细节中的一些细节来实践一个或多个其它实施例。提供所描述的特定实施例不是为了限制本发明的实施例而是为了对其进行说明。本发明的实施例的范围不应由上面所提供的特定示例来确定，而仅由所附权利要求来确定。在其它实例中，以框图形式或者未详细示出公知的结构、设备和操作，以便避免混淆对本描述的理解。在任何何时的地方，附图标记或者附图标记的终止部分在附图之间重复，以指示相应的或类似的元件，这些相应的或类似的元件可以可选地具有类似的特性。
[0126]还应当意识到，贯穿本说明书对例如“一个实施例”、“实施例”、“一个或多个实施例”、或者“不同的实施例”的引用意指特定的特征可以包括在实施例的实践中。类似地，应当意识到，出于简化公开内容和帮助理解实施例的各个发明性方面的目的，本描述中各个特征有时一起组合到单个实施例、附图或者对其的描述中。然而，公开内容的该方法不应解释为反映需要比每项权利要求中明确记载的特征更多特征的实施例。相反，如所附权利要求反映的，实施例的发明性方面可以在于比单个所公开的实施例的全部特征要少的特征中。例如，尽管上面的描述和附图形成Si的鳍状物507和Ge或SiGe的鳍状物680，但是上面的描述可附图可以应用于形成其它材料的鳍状物507和680，例如形成InP或InAlAs的鳍状物507和InAlAs或InGaAs的鳍状物680。因此，随附【具体实施方式】的权利要求故此被明确地并入该【具体实施方式】中，其中每项权利要求作为本发明的单独实施例而独立存在。
【主权项】
1.一种用于形成电子器件鳍状物的方法，包括: 在第一单晶材料的衬底的第一顶面区域之间将衬底蚀刻掉一厚度，以在所述第一顶面区域下方形成宽的电子器件鳍状物并且在所述第一顶面区域之间形成沟槽，所述宽的电子器件鳍状物具有宽的单晶顶面和宽的侧壁;然后 在所述沟槽中并且在所述第一顶面区域下方形成第一厚度的沟槽氧化物材料；以及然后 对所述宽的电子器件鳍状物的所述宽的单晶顶面和所述宽的侧壁蚀刻一厚度，以由所述宽的鳍状物形成较窄的电子器件鳍状物，所述较窄的电子器件鳍状物具有较窄的单晶顶面和较窄的侧壁，所述较窄的单晶顶面和所述较窄的侧壁具有与所述宽的单晶顶面和所述宽的侧壁相同的单晶晶格，其中，对所述宽的单晶顶面和所述宽的侧壁蚀刻所述厚度包括:将所述宽的单晶顶面和所述宽的侧壁去除Inm至15nm之间的厚度。2.根据权利要求1所述的方法，还包括: 在对所述宽的单晶顶面和所述宽的侧壁蚀刻所述厚度之后，在处理室没有漏气的情况下，将第二单晶材料沉积在减薄的顶面和减薄的侧壁上以形成包覆电子器件鳍状物，其中，所述第二单晶材料具有与所述第一单晶材料的晶格间距不同的晶格间距。3.根据权利要求1所述的方法，还包括: 在将所述衬底蚀刻掉所述厚度之前，在所述单晶衬底的所述电子器件鳍状物的顶面期望在的所述第一顶面区域上形成硬掩模图案;然后 在将所述衬底蚀刻掉所述厚度之后，去除所述硬掩模;然后 将第二厚度的沟槽氧化物材料沉积在所述沟槽中，其中所述沟槽是通过在所述第一顶面区域之间将所述衬底蚀刻掉所述厚度而形成的;然后 进行抛光以在所述第一顶面区域上方将所述沟槽氧化物材料去除第三厚度；以及然后 在对所述宽的单晶顶面和所述宽的侧壁蚀刻所述厚度之前，在所述沟槽中将所述沟槽氧化物材料蚀刻掉第四厚度，以暴露所述宽的电子器件鳍状物的所述宽的单晶侧壁，并且形成所述第一厚度的沟槽氧化物材料。4.根据权利要求1所述的方法，其中，对所述宽的顶面和所述宽的侧壁进行蚀刻包括:在所述较窄的单晶顶面和所述较窄的侧壁中保持所述宽的顶面和所述宽的侧壁的单晶晶格结构。5.根据权利要求1所述的方法，其中，对所述宽的顶面和所述宽的侧壁进行蚀刻包括以下各项中的一项:(I)使用基于氯的化学物并且使用低离子能量等离子体处理进行蚀刻，或者(2)使用热处理进行蚀刻。6.根据权利要求1所述的方法，其中，对所述宽的顶面和所述宽的侧壁进行蚀刻包括:使用基于氯的化学物并且使用小于5kW的射频能量进行蚀刻10秒至40秒。7.根据权利要求1所述的方法，其中，对所述宽的顶面和所述宽的侧壁进行蚀刻包括:使用基于氯的化学物并且使用小于IkW的射频能量进行蚀刻10秒至40秒。8.根据权利要求1所述的方法，其中，对所述宽的顶面和所述宽的侧壁进行蚀刻包括:在存在HCl的情况下，在外延沉积室中使用热处理并且使用小于900摄氏度的热度进行蚀刻30秒至120秒。9.根据权利要求1所述的方法，其中，对所述宽的顶面和所述宽的侧壁进行蚀刻包括:在存在Cl2的情况下，在外延沉积室中使用热处理并且使用小于700摄氏度的热度进行蚀刻30秒至120秒。10.根据权利要求1所述的方法，其中，对所述宽的单晶顶面和所述宽的侧壁蚀刻所述厚度包括以下各项中的一项:(I)将所述宽的单晶顶面和所述宽的侧壁去除Snm至1nm之间的厚度，或者(2)通过将所述宽的鳍状物的宽度从大于1nm至30nm修整为小于7nm至15nm的所述较窄的鳍状物的宽度，来形成所述经蚀刻的鳍状物。11.根据权利要求1所述的方法，还包括: 在对所述宽的单晶顶面和所述宽的侧壁蚀刻所述厚度之后，在处理室没有漏气的情况下，将第二单晶材料沉积在减薄的顶面和减薄的侧壁上以形成包覆电子器件鳍状物，其中，所述第二单晶材料具有与所述第一单晶材料的晶格间距不同的晶格间距。12.根据权利要求11所述的方法，其中，所述第一单晶材料是硅并且所述第二单晶材料是SiGe，并且其中，对所述第二单晶材料进行沉积包括:将所述第二单晶材料在所述减薄的顶面和所述减薄的侧壁上沉积5nm至15nm之间的厚度。13.根据权利要求11所述的方法，其中，所述包覆电子器件鳍状物的宽度等于或小于20nm 宽。14.根据权利要求11所述的方法，还包括由所述包覆电子器件鳍状物形成PMOS器件，其中，形成所述PMOS器件包括: 在所述第二单晶材料上形成栅极；以及 邻近所述栅极并且在所述第二单晶材料中形成结区。15.—种电子器件鳍状物，包括: 较窄的上部鳍状物部分，所述较窄的上部鳍状物部分在宽的下部鳍状物部分上形成并且由所述宽的下部鳍状物部分形成，所述上部部分和所述下部部分由第一单晶材料的衬底形成，所述上部部分和所述下部部分形成在所述衬底的第一顶面区域下方； 所述宽的下部鳍状物部分在沟槽中的第一厚度的沟槽氧化物材料之间具有宽的单晶顶面和宽的侧壁，所述沟槽形成在所述第一顶面区域之间；以及 所述较窄的上部鳍状物部分具有较窄的单晶顶面和较窄的侧壁，所述较窄的单晶顶面和所述较窄的侧壁具有与所述宽的单晶顶面和所述宽的侧壁相同的单晶晶格，其中，所述宽的单晶顶面和所述宽的侧壁具有比所述较窄的单晶顶面和所述较窄的侧壁的厚度大5nm至15nm的厚度，所述较窄的上部鳍状物部分暴露在所述沟槽中的所述第一厚度的沟槽氧化物材料上方。16.根据权利要求15所述的鳍状物，其中，所述较窄的顶面和所述较窄的侧壁保持所述宽的单晶顶面和所述宽的侧壁的所述单晶晶格结构。17.根据权利要求15所述的鳍状物，其中，所述宽的单晶顶面和所述宽的侧壁的厚度比所述较窄的单晶顶面和所述较窄的侧壁的厚度宽8nm至I Onm ο18.根据权利要求15所述的鳍状物，其中，所述宽的单晶顶面和所述宽的侧壁的厚度在1nm至30nm之间，并且所述较窄的单晶顶面和所述较窄的侧壁的厚度在7nm至15nm之间。19.根据权利要求15所述的鳍状物，还包括: 第二单晶材料，所述第二单晶材料在减薄的顶面和减薄的侧壁上，以形成包覆电子器件鳍状物，其中，所述第二单晶材料具有与所述第一单晶材料的晶格间距不同的晶格间距。20.根据权利要求19所述的鳍状物，其中，所述第一单晶材料是硅并且所述第二单晶材料是SiGe，并且其中，所述第二单晶材料包括所述减薄的顶面和所述减薄的侧壁上的5nm至15nm之间的厚度的所述第二单晶材料。21.根据权利要求19所述的鳍状物，其中，所述包覆电子器件鳍状物的宽度等于或小于20nm 宽。22.根据权利要求19所述的鳍状物，还包括由所述包覆电子器件鳍状物形成的PMOS器件，其中，所述PMOS器件包括: 在所述第二单晶材料上的栅极；以及 邻近所述栅极并且在所述第二单晶材料中的结区。23.—种用于计算的系统，包括: 微处理器，所述微处理器耦合到存储器，所述微处理器具有至少一个电子器件鳍状物，所述至少一个电子器件鳍状物具有: 较窄的上部鳍状物部分，所述较窄的上部鳍状物部分在宽的下部鳍状物部分上形成并且由所述宽的下部鳍状物部分形成，所述上部部分和所述下部部分由第一单晶材料的衬底形成，所述上部部分和所述下部部分形成在所述衬底的第一顶面区域下方； 所述宽的下部鳍状物部分在沟槽中的第一厚度的沟槽氧化物材料之间具有宽的单晶顶面和宽的侧壁，所述沟槽形成在所述第一顶面区域之间；以及 所述较窄的上部鳍状物部分具有较窄的单晶顶面和较窄的侧壁，所述较窄的单晶顶面和所述较窄的侧壁具有与所述宽的单晶顶面和所述宽的侧壁相同的单晶晶格，其中，所述宽的单晶顶面和所述宽的侧壁具有比所述较窄的单晶顶面和所述较窄的侧壁的厚度大5nm至15nm的厚度，所述较窄的上部鳍状物部分暴露在所述沟槽中的所述第一厚度的沟槽氧化物材料上方。24.根据权利要求23所述的系统，其中，较窄的顶面和所述较窄的侧壁保持所述宽的单晶顶面和所述宽的侧壁的所述单晶晶格结构;并且，还包括: 第二单晶材料，所述第二单晶材料在减薄的顶面和减薄的侧壁上，以形成包覆电子器件鳍状物，其中，所述第二单晶材料具有与所述第一单晶材料的晶格间距不同的晶格间距。25.—种装置，包括用于执行根据权利要求1-14中的任一项所述的方法的单元。
【文档编号】H01L21/336GK105874573SQ201380081077
【公开日】2016年8月17日
【申请日】2013年12月23日
【发明人】G·A·格拉斯, A·S·默西, D·B·奥贝蒂内, S·M·乔希
【申请人】英特尔公司