一种dram 器件的制备方法
【专利摘要】本发明涉及半导体技术领域，尤其涉及本实施例提供的一种DRAM器件的制备方法，主要是通过形成三维立体的NMOS器件来减小字节单元区域的面积，即在外围区已经制备完成的半导体衬底之上沉积介质层，并通过刻蚀形成深孔，再在深孔中制备栅氧层、多晶硅层及侧墙等结果以形成沟道，同时通过形成的堆叠结构中不同膜层对于不同湿法工艺的选择比不同而形成缝隙来填充诸如钨等金属，进而将NMOS中的各个端点引出，以形成立体的NMOS结构，使得DRAM单元结构区域相对于传统DRAM其面积大大减小的同时，能够实现0.18μm以及其以下技术节点的器件具有较长的沟道，从而有效降低器件的关断电流Ioff。
【专利说明】
一种DRAM器件的制备方法
技术领域
[0001 ]本发明涉及半导体技术领域，尤其涉及一种DRAM器件的制备方法。
【背景技术】
[0002]目前，在DRAM(Dynamic Random Access Memory，动态随机存取存储结构)器件的集成制造工艺中，为了提升器件的性能往往需要在单位面积上制作更大的电容及更加有效的控制器件的漏电流，例如可采用诸如沟槽式(Trench，TRC)和堆叠式(StackecUSTC)的立体结构来制备三维电容单元，以提升单位面积上电容容量；当前的DRAM结构单元(cell)中，MOS管还均是平铺在晶圆(raf er)表面，仅是在MOS管的源端(source)通过诸如TRC或STC的方式来实现与三维电容之间的连接。
[0003]另外，为了尽量的减小DRAM结构单元的面积及器件的漏电流，就要求在DRAM器件的NMOS存储阵列中，需要MOS的栅极长度L尽量小、关断电流1ff尽量低并尽可能产生较低的结场漏电流，而当前的技术手段远远达不到工艺要求;尤其是在0.18μπι及其以下节点工艺中，由于STK浅沟槽隔离)工艺存在诸如由于过分的应力造成Si缺陷、刻蚀缺陷(如造成连接点的漏电流增大)及角度圆滑度缺陷(如晶体管读取漏电流效应)等，均会影响后续制备器件的刷新时间问题。
[0004]同时，当前采用诸如厚栅极氧化层(如可将栅极氧化层(GOX)的厚度设计为落后逻辑电路两代的厚度)、晕离子注入(halo implant)、控制STI工艺相关参数(如构成深度、离子注入角度、衬底氧化物温度及退火温度等)来减小器件漏电流的产生，但其均无法达到人们预期的效果。
【发明内容】
[0005]鉴于上述问题，本发明提供的一种DRAM器件的制备方法，可通过针对DRAM结构单元(cell)区匪OS器件的制备过程进行改进，以在不增加结构单元尺寸的前提下，能够形成大沟道尺寸且栅氧层较厚的三维NMOS器件，进而有效的降低器件的漏电流。
[0006]本发明解决上述技术问题所采用的技术方案为:
[0007]—种DRAM器件的制备方法，所述方法包括:
[0008]提供一半导体衬底；
[0009]于所述半导体衬底之上形成氧化物氮化娃台阶，所述氧化物氮化娃台阶包括按照从下至上顺序依次叠置的第一氧化物层、第一氮化硅层、第二氧化物层、第二氮化硅层、第三氧化物层和第三氮化硅层；
[0010]制备第二TEOS层覆盖所述半导体衬底暴露的表面及所述氧化物氮化硅台阶的侧壁；
[0011 ]去除所述第三氮化硅层，并制备栓塞氧化物层覆盖所述第二 TEOS层及所述第三氧化物层暴露的表面；
[0012]按照从上至下顺序依次刻蚀所述栓塞氧化物层、所述第三氧化物层、所述第二氮化硅层、所述第二氧化物层、所述第一氮化硅层及所述第一氧化物层至所述半导体衬底之中，以形成第一深孔；
[0013]于所述第一深孔中制备单晶硅层，在所述单晶硅层的临近上表面区域形成第一有源区；
[0014]依次制备栅氧化层及第一非晶硅层覆盖所述第一深孔暴露的侧壁及所述第一有源区的上表面，且所述第一非晶硅层贯穿所述栅氧化层与所述第一有源区的上表面接触；
[0015]继续制备第四氧化物层部分填充所述第一深孔，制备第二非晶硅层充满所述第一深孔，且所述第一非晶硅层与所述第二非晶硅层将所述第四氧化物层包裹于所述第一深孔中；
[0016]于所述第一非晶硅层及所述第二非晶硅层中形成第二有源区后，制备氧化物保护层覆盖所述栓塞氧化物层及所述第二有源区的上表面，且所述第二有源区位于所述第四氧化物层之上；
[0017]继续依次刻蚀所述氧化物保护层、所述栓塞氧化物层、所述第三氧化物层、所述第二氮化硅层、所述第二氧化物层、所述第一氮化硅层及所述第一氧化物层至所述半导体衬底之中，以于所述第一深孔的一侧形成第二深孔；
[0018]通过所述第二深孔，刻蚀工艺去除所述第一氮化硅层及所述第二氮化硅层，以形成与所述第二深孔贯通的栅极缝隙；于所述栅极缝隙中制备第一金属层，并去除临近所述第二深孔的所述栅极缝隙中的部分所述第一金属层；
[0019]制备第五氧化物层充满所述栅极缝隙，且所述第五氧化物层还覆盖所述第二深孔的侧壁及底部；
[0020]制备第二金属层充满所述第二深孔，以形成MOS器件；
[0021]制备氮化物-氧化物交替叠置复合膜层覆盖所述氧化物保护层的上表面、所述第五氧化物层及所述第二金属层暴露的表面；
[0022]于所述第二有源区之上制备第三深孔，以将该第二有源区的上表面予以暴露；
[0023]通过所述第三深孔，去除氮化物-氧化物交替叠置复合膜层中临近所述临近该第三深孔的部分氮化物膜层，以形成与所述第三深孔贯通的电容缝隙；
[0024]制备HSG层覆盖所述第三深孔的底部及其侧壁和所述电容缝隙的内壁，并形成电容介质层覆盖所述HSG层的表面；
[0025]制备第三金属层充满所述第三深孔及所述电容缝隙，以形成与所述MOS器件连接的电容结构。
[0026]作为一个优选的实施例，上述的制备方法，所述半导体衬底包括硅衬底及覆盖在所述硅衬底表面的牺牲氧化层，且所述第一深孔和所述第二深孔均贯穿所述牺牲氧化层至所述硅衬底的表面；
[0027]其中，所述硅衬底中制备有深N型阱区层、位于该深N型阱区层之上的高压P型阱区层及设置在该高压P型阱区层之中且临近所述硅衬底表面的P+型阱注入区；以及
[0028]所述MOS器件为NMOS器件。
[0029]作为一个优选的实施例，上述的制备方法，所述半导体衬底上设置有外围区和DRAM单元结构区；
[0030]其中，在所述外围区中制备有外围元器件，并于所述DRAM单元结构区中制备所述MOS器件和所述电容结构，且所述P+型阱注入区位于所述DRAM单元结构区中；以及
[0031]在位于所述外围区中的所述半导体衬底之上制备有外围元器件，蚀刻停止层覆盖所述外围元器件及所述外围区中所述半导体衬底暴露的表面，且所述蚀刻停止层的表面覆盖有第一 TEOS层。
[0032]作为一个优选的实施例，上述的制备方法，采用干法刻蚀工艺制备所述第一深孔、所述第二深孔和所述第三深孔。
[0033]作为一个优选的实施例，上述的制备方法，采用外延生长工艺制备所述单晶硅层。
[0034]作为一个优选的实施例，上述的制备方法，所述第一有源区为漏极区，所述第二有源区为源极区。
[0035]作为一个优选的实施例，上述的制备方法，于形成所述第二有源区之后，继续进行多晶硅转换工艺，以将所述第一非晶硅层和所述第二非晶硅层转换为多晶硅层。
[0036]作为一个优选的实施例，上述的制备方法，所述第一金属层包括第一氮化钛薄膜和第一钨薄膜，且所述第一氮化钛薄膜覆盖在所述第一深孔、所述氧化物保护层及所述栅极缝隙的表面，而所述第一钨薄膜则充满上述的栅极缝隙并覆盖在位于所述第一深孔之中及所述氧化物保护层之上的所述第一氮化钛薄膜的表面上；
[0037]所述第二金属层包括第二氮化钛薄膜和第二钨薄膜，且所述第二氮化钛薄膜覆盖在所述第五氧化物层的表面，所述第二钨薄膜覆盖所述第二氮化钛薄膜的表面并充满所述第二深孔。
[0038]作为一个优选的实施例，上述的制备方法，采用原子层沉积制备所述第五氧化物层。
[0039]作为一个优选的实施例，上述的制备方法，采用湿法刻蚀工艺去除所述第一氮化硅层及所述第二氮化硅层，以形成与所述第二深孔贯通的栅极缝隙。
[0040]作为一个优选的实施例，上述的制备方法，基于所述氧化物氮化硅台阶形成的所述第一金属层具有不同的台阶结构，所述方法还包括:
[0041]基于所述第一金属层具有的不同的台阶结构制备若干个引线，以将所述MOS器件及所述电容结构的各个端点引出。
【附图说明】
[0042]参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
[0043]图1?32为本申请实施例中DRAM器件的制备方法的流程结构示意图。
【具体实施方式】
[0044]如图1?32所示，本申请提供了一种DRAM器件的制备方法，主要是针对DRAM单元结构区进行的改进，具体可包括:
[0045 ]首先，提供一半导体衬底O，该半导体衬底O可为已经完成外围(per i phery)区域或者TRC器件结构制备的晶圆(wafer);参见图1所示结构，该半导体衬底O上设置有外围区01及DRAM单元(cell)结构区02，且在外围区01中的半导体衬底O之上设置有外围元器件07(具体可依据实际需求而设定)，而在半导体衬底O位于DRAM单元结构区02中则包括有深N型阱区层(Deep N welI，简称DNW)03、位于该深N型阱区层03之上的高压P型阱区层(High-Voltage P Well，简称HVPW)04及设置在该高压P型阱区层04之中且临近半导体衬底O表面的P+型讲注入区(core P+well tap)06;同时，在位于DRAM单元结构区02中的半导体衬底O的表面还形成有牺牲氧化层(Sacrificial Oxide0x)05，即该牺牲氧化层05覆盖在高压P型阱区层04及P+型阱注入区06暴露的表面之上，用以保护其不受外界环境的影响；即上述的半导体衬底O及其上设置的外围器件07可采用常规的DRAM制备工艺。
[0046]其次，继续层间介质层(Inter Layer Dielectric，简称ILD)制备工艺(即ILDloop)，如可采用诸如淀积工艺制备材质为氮化娃(SiN)的薄膜覆盖在上述半导体衬底O的表面，以形成作为后续刻蚀工艺的蚀刻停止层(etch stop layer，简称ESL)1，且该蚀刻停止层I还覆盖位于外围区01中半导体衬底01暴露的表面及外围元器件07暴露的表面;继续制备第一TEOS(tetraethyl orthosiIicate，正娃酸乙酯)层(即ILD-0TE0S)2覆盖上述蚀刻停止层I的上表面，以形成图1所示的结构。
[0047]参见图2所示，可基于图1所示结构的基础上，如可利用诸如第一掩膜(mask0)将DRAM单元结构区02予以打开，即可采用诸如干法刻蚀等工艺依次去除位于DRAM单元结构区02中的第一 TEOS层2及蚀刻停止层I并停止在牺牲氧化层05的上表面，以将位于DRAM单元结构区02中的半导体衬底O的表面予以暴露，并保留位于外围区01中的蚀刻停止层I及第一TEOS层2，使得此时位于外围区01中的器件结构的高度高于DRAM单元结构区02中的器件结构的高度，且其两者之间的高度差为H(也可视为蚀刻停止层I及第一 TEOS层2的厚度之和为H)，一般的该H可约为0.5μηι。
[0048]如图3所示，可基于图2所示结构的基础上，在半导体衬底O之上依次交替沉积第一氧化物层31、第一氮化硅层(SiN 1)32、第二氧化物层33、第二氮化硅层(SiN 2)34、第三氧化物层(SiN 3)35及第三氮化硅层36，以形成覆盖在图2所示结构表面的氧化物氮化硅复合膜层3，即第一氧化物层31覆盖图2中所示的第一TEOS层02及牺牲氧化层05暴露的表面，而第一氮化硅层32、第二氧化物层33、第二氮化硅层34、第三氧化物层35及第三氮化硅层36则依次叠置于上述的第一氧化物层31的上表面。其中，上述的第二氮化硅层34的厚度可依据后续工艺所需器件沟道的长度而设定其厚度范围；其中，第一氧化物层31的材质可为硼硅玻璃(Borosilicate Glass，简称BSG)等氧化物(oxide)。
[0049]由于本申请的技术方案中后续主要是针对DRAM单元结构区02进行改进，故为了阐述简明，后续的附图(即附图4?32)均仅示意出了DRAM单元结构区02中器件的结构，所以后续的技术内容也主要是针对DRAM单元结构区02中的器件结构进行阐述，但其不应理解为对本申请的限制，至于外围区OI中的器件结构，本领域技术人员可依据本领域的公知技术及本申请公开的内容知悉外围区01在不同的工艺步骤中可形成的结构，故在此便不予累述。
[0050]基于图3?4所示结构的基础上(图4为图3中DRAM单元结构区02的放大示意图)，可采用诸如修整-刻蚀工艺(Trim-Etch)并可利用第二掩膜(mask I)打开DRAM单元结构区02中部分氧化物氮化硅复合膜层3，以形成图9中所示的氧化物氮化硅台阶(图中未标示，即图9中能够明显观察到的阶梯结构)；即可在图3-4所示结构的基础上，通过光刻技术在第三氮化硅层36纸上形成第一光阻层PRl，并以该第一光阻PRl为掩膜，依次刻蚀第三氮化硅层36及第三氧化物层35停止在第二氮化硅层34的上表面，以形成图5所示结构;基于图5所示的结构，于第三氮化硅层36的上表面制备仅覆盖其部分上表面的第二光阻层PR2(该第二光阻层PR2可重新制备(重新制备时第一光阻层PRl要先予以去除)，也可基于上述第一光阻PRl的基础上通过部分结构，使得其仅覆盖部分图6中所示第三氮化硅层36的上表面，进而形成该第二光阻层PR2)，即形成图6所示的结构;基于图6所示的结构，以第二光阻层PR2为掩膜，再次刻蚀去除部分第三氮化硅层36及第三氧化物层35的上表面，此时由于第二氮化硅层34的上表面在暴露状态，故在进行本步骤的刻蚀工艺时，是以暴露的第三氮化硅层36为掩膜，将第二氮化硅层34暴露的部分及其位于其下方的第二氧化物层33也予以刻蚀掉，进而形成图7所示结构;基于相同的工艺步骤及原理，于第三氮化硅层36之上制备仅覆盖部分上表面的第三光阻层PR3，并以该第三光阻层PR3去除部分的第三氮化硅层36及第三氧化物层35、同时第二氮化硅层34暴露的部分及其位于其下方的第二氧化物层33也予以刻蚀掉，而第一氮化硅层32暴露的部分同时被刻蚀掉并停止在第一氧化物层31的上表面，去除图9中所示第三光阻层PR3后，可形成氧化物氮化硅(oxide SIN)台阶，以便于后续器件源/漏极引线的制备。
[0051]参见图10所示，可基于图9所示结构的基础上，沉积TEOS薄膜将上述的氧化物氮化娃台阶予以填充，并进行平坦化(如化学机械研磨(Chemical Mechanical Polishing，简称CMP))工艺去除多余的TEOS薄膜并停止在第三氮化硅层36的上表面，以形成第二 TEOS层4并将第三氮化硅层36予以暴露，并在去除(strip)图10中所示的第三氮化硅层36后继续沉积栓塞氧化物层(deposit1n plug oxide)5，该栓塞氧化物层5覆盖上述第二TEOS层4的上表面及暴露的第二氮化硅层34的表面，即形成图11中所示的结构。
[0052]参见图12所示，基于图11所示结构的基础上，可利用第三掩膜(mask2)采用诸如光刻-刻蚀(PH-ET)工艺将DRAM单元结构区01中的NMOS区域予以打开，即在P+型阱注入区06相对于外围区01的另一侧且临近氧化物氮化硅台阶的位置处，按照从上至下顺序依次刻蚀(如干法刻蚀工艺)栓塞氧化物层5、第三氧化物层35、第二氮化硅层34、第二氧化物层33、第一氮化硅层32、第一氧化物层31及牺牲氧化层05至高压P型阱区层04的上表面，以形成图12中所示的第一深孔6。继续于第一深孔6的底部采用诸如外延等工艺生长无掺杂的单晶硅层7，该单晶硅层7仅填充第一深孔6的部分空间，以预留一部分的空间用于后续其他膜层的制备;优选的，该单晶硅层7可生长至第二氧化物层33所处的位置处，单晶硅层7还可与第二氮化娃层34具有部分的交叠区域。继续对单晶娃层7进行N+离子注入(1n implantat1n)工艺及快速热退火工艺(Rapid Thermal Annealing，简称RTA)，以在该单晶娃层7的上部区域中形成用于后续制备NMOS器件的第一有源区(如漏极(Drain)区)71，进而形成图13所示的结构。
[0053]可基于图13所示结构的基础上，继续淀积栅氧化层(Gate oxide，简称G0X)9覆盖上述栓塞氧化物层5暴露的表面及第一深孔6暴露的侧壁及单晶硅层7暴露的表面(也即第一有源区的上表面)；继续制备第一非晶硅(α-Si)薄膜91覆盖栅氧化层8暴露的表面，以形成图14所示结构;其中，上述的覆盖栅氧化层8及第一非晶硅薄膜91未将第一深孔6充满，以预留一定的空间用于后续其他膜层的制备。
[0054]进一步的，可采用诸如干法刻蚀工艺蚀刻掉位于匪OS区域(第一有源区上方)中的部分第一非晶硅薄膜91及位于其下方的栅氧化层8并停止在单晶硅层7的表面，以将第一有源区71的部分上表面予以暴露，即形成图15所示结构。如图16所示，继续沉积第二非晶硅薄膜92，以覆盖上述第一非晶硅薄膜91暴露的表面、栅氧化层8暴露的表面及第一有源区暴露的上表面，以使得第一非晶硅薄膜91与第二非晶硅薄膜92共同形成第一非晶硅层9，且该第一非晶硅层9穿过上述的栅氧化层8与第一有源区接触，同时该第一非晶硅层9未将第一深孔6充满，即预留有一定的空间以用于后续其他膜层的制备。
[0055]如图17所示，可基于图16所示的结构，制备氧化物(oxide)薄膜充满上述的第一深孔6，并去除部分该氧化物薄膜(oxide recess)，以形成部分填充第一深孔6的第四氧化物层10(即在去除部分氧化物薄膜时，将位于第一深孔6中的部分氧化物薄膜也予以去除)。继续淀积非晶硅薄膜充满上述的第一深孔6，并采用诸如化学继续研磨等平坦化工艺平坦化处理该非晶硅薄膜至栓塞氧化物层5的表面(即在进行上述平坦化步骤中，位于栓塞氧化物层5上方的栅氧化层8及非晶硅层9也一同予以去除)，进而形成此时将第一深孔6予以充满的第二非晶硅层11，即图18所示结构；其中，第一非晶硅层9与第二非晶硅层11将上述的第四氧化物层10予以包裹，以用于后续形成NMOS器件。
[0056]可基于图18所示结构的基础上，再次进行N+离子注入工艺及快速热退火工艺，以在位于第四氧化氢层10之上的非晶硅层(即第二非晶硅层11和部分第一非晶硅层9)中中形成第二有源区(如源极(Source)区)12，并可采用退火工艺(N2annl)将上述的非晶硅(如第二非晶硅层11、第一非晶硅层9等)转换成多晶硅，进而形成图19所示的结构。
[0057]参见图20可知，可基于图19所示结构的基础上，沉积氧化物保护层(cap oxidedep) 13覆盖上述栓塞氧化物层5及第二有源区12的上表面;继续在第一深孔6相对于P+型阱注入区06的另一侧，在临近第二有源区12的位置处，可采用第四掩膜(mask 4)按照从上至下顺序依次刻蚀堆叠的薄膜(stack film etch)如氧化物保护层13、刻蚀栓塞氧化物层5、第三氧化物层35、第二氮化硅层34、第二氧化物层33、第一氮化硅层32、第一氧化物层31及牺牲氧化层05至高压P型阱区层04的上表面，以形成图21中所示的第二深孔14。
[0058]基于图21所示结构的基础上，通过第二深孔14可采用诸如湿法刻蚀工艺以去除上述堆叠的薄膜中的氮化硅(如第二氮化硅层34、第一氮化硅层32)，以形成图22中所示栅极缝隙(图中未标示，即为第二氮化硅层34、第一氮化硅层32去除后留下的空白区域)。继续采用诸如化学气相沉积工艺(chemical vapor deposit1n，简称CVD)制备第一金属层15，且该第一金属层15充满上述的栅极缝隙并填充第二深孔14的部分空间，进而形成图23所示的结构。其中，上述的第一金属层15包括第一氮化钛(TiN)薄膜和第一钨(W)薄膜，且第一氮化钛薄膜覆盖在第一深孔14、氧化物保护层13及栅极缝隙的表面，而第一钨(W)薄膜则充满上述的栅极缝隙并覆盖在位于第一深孔14之中及氧化物保护层13之上的第一氮化钛薄膜的表面上。
[0059]继续基于图23所示结构的基础上，采用诸如干法刻蚀等工艺去除位于氧化物保护层13之上及第二深孔14之中的上述的第一金属层15，同时位于栅极缝隙中临近第二深孔14位置处的部分第一金属层15也予以去除，进而形成图24所示的结构；采用原子层沉积(Atomic Layer Deposit1n，简称ALD)工艺制备第五氧化物层16充满上述的栅极缝隙，且该第五氧化物层16还覆盖第二深孔14的侧壁及其底部，即图25所示的结构;继续采用化学气相沉积工艺及平坦化工艺(如CMP)制备第二金属层17充满上述第二深孔14，以形成图26所示的结构;其中，第二金属层17和第一金属层15近似，即该第二金属层17可包括第二氮化钛(TiN)薄膜和第二钨(W)薄膜，且第二氮化钛薄膜覆盖在上述第五氧化物层16的表面，而第二钨薄膜则充满此时的第二深孔14。
[0060]基于上述的图26所示结构的基础上，交替氧化物-氮化物薄膜以形成覆盖上述氧化物保护层13、第五氧化物层16及第二金属层17暴露的表面的STC电容堆叠(stack)结构，而该STC电容堆叠结构中的膜层层数可根据具体的设计需求而设定;在本实施例中，以两层的电容结构为例进行说明，即可沉积第四氮化硅层18覆盖上述图26中氧化物保护层13、第五氧化物层16及第二金属层17暴露的表面，沉积第六氧化物层19覆盖上述第四氮化硅层18的上表面，沉积第五氮化硅层20覆盖上述第六氧化物层19的上表面，沉积第七氧化物层21覆盖上述第五氮化硅层20的上表面，进而形成上述的STC电容堆叠结构(即该STC电容堆叠结构可包括第四氮化硅层18、第六氧化物层19、第五氮化硅层20及第七氧化物层21)，进而形成图27所示的结构;其中，第六氧化物层19及第七氧化物层21的材质均可为BSG氧化物。
[0061]如图28所示，可基于图27所示结构的基础上，可利用上述的第三掩膜(mask2)采用诸如光刻、刻蚀等工艺，去除位于第二有源区12上方的部分STC电容堆叠结构，如可按照从上至下顺序依次刻蚀第七氧化物层21、第五氮化硅层20、第六氧化物层19、第四氮化硅层18及氧化物保护层13至第二有源区12的表面以形成第三深孔22。继续通过上述的第三深孔22采用诸如湿法刻蚀去除临近第三深孔22的部分第四氮化硅层18及部分第五氮化硅层20，以形成于第三深孔22贯通的电容缝隙，以利于后续采用HSG(hem1-spherical grain，半球形颗粒)工艺制备电容结构，即形成图29所示的结构。
[0062]如图30所示，可基于图29所示结构的基础上，所示结构的基础上，制备HSG层23覆盖上述第三深孔22的侧壁及底部，同时该HSG层23还覆盖在上述电容缝隙的内壁上，继续制备电容介质层24覆盖上述HSG层23暴露的表面后，制备金属(如钨(W))薄膜充满上述的第三深孔22及电容缝隙，并继续平坦化工艺(如CMP)至第七氧化物层21的表面，以形成填充上述第三深孔22及电容缝隙的第三金属层25，即图31所示的结构。
[0063]如图32所示，可基于图31所示结构的基础上，可通过诸如干法刻蚀等工艺制备若干个引线(如引线26、27)至位于不同台阶上的金属层(如第一金属层15、第二金属层17及第三金属层25等)以将丽OS结构的第一有源区(如漏极(drain) )71、第二有源区(源极(source)、栅极(gate))及STC电容的等各个端点引出；并可继续后段制程(Back End OfLine，简称BEOL)以完成DRAM器件的制备。
[0064]综上所述，本实施例提供的一种DRAM器件的制备方法，主要是通过形成三维(3D)立体的NMOS器件来减小字节单元区域(bit cell)的面积，即在外围区已经制备完成的半导体衬底之上沉积介质层，并通过刻蚀形成深孔，再在深孔中制备栅氧层、多晶硅层(poly)及侧墙等结果以形成沟道(channel )，同时通过形成的堆叠结构(Stack)中不同膜层对于不同湿法工艺的选择比不同而形成电容缝隙来填充诸如钨等金属，进而将NMOS中的各个端点弓I出，以形成立体的NMOS结构。由于本申请实施例中的DRAM器件的制备方法可不需要用浅沟槽隔离(STI process)工艺便可实现器件间隔离，而在晶圆(wafer)表面仅设置源/漏极引出区即可，进而使得DRAM单元结构区域相对于传统DRAM其面积大大减小。另外，对于小节点工艺(如0.18μπι及其以下节点)的DRAM器件中，由于立体的NMOS结构的沟道在侧壁上可不受晶圆(wafer)面积的限制，故其能够实现相对较长的沟道，从而有效降低器件的关断电流1ff0
[0065]本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
[0066]以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施;任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种DRAM器件的制备方法，其特征在于，所述方法包括: 提供一半导体衬底； 于所述半导体衬底之上形成氧化物氮化硅台阶，所述氧化物氮化硅台阶包括按照从下至上顺序依次叠置的第一氧化物层、第一氮化硅层、第二氧化物层、第二氮化硅层、第三氧化物层和第三氮化硅层； 制备第二 TEOS层覆盖所述半导体衬底暴露的表面及所述氧化物氮化硅台阶的侧壁；去除所述第三氮化硅层，并制备栓塞氧化物层覆盖所述第二 TEOS层及所述第三氧化物层暴露的表面； 按照从上至下顺序依次刻蚀所述栓塞氧化物层、所述第三氧化物层、所述第二氮化硅层、所述第二氧化物层、所述第一氮化硅层及所述第一氧化物层至所述半导体衬底之中，以形成第一深孔； 于所述第一深孔中制备单晶硅层，在所述单晶硅层的临近上表面区域形成第一有源区； 依次制备栅氧化层及第一非晶硅层覆盖所述第一深孔暴露的侧壁及所述第一有源区的上表面，且所述第一非晶硅层贯穿所述栅氧化层与所述第一有源区的上表面接触； 继续制备第四氧化物层部分填充所述第一深孔，制备第二非晶硅层充满所述第一深孔，且所述第一非晶硅层与所述第二非晶硅层将所述第四氧化物层包裹于所述第一深孔中； 于所述第一非晶硅层及所述第二非晶硅层中形成第二有源区后，制备氧化物保护层覆盖所述栓塞氧化物层及所述第二有源区的上表面，且所述第二有源区位于所述第四氧化物层之上； 继续依次刻蚀所述氧化物保护层、所述栓塞氧化物层、所述第三氧化物层、所述第二氮化硅层、所述第二氧化物层、所述第一氮化硅层及所述第一氧化物层至所述半导体衬底之中，以于所述第一深孔的一侧形成第二深孔； 通过所述第二深孔，刻蚀去除所述第一氮化硅层及所述第二氮化硅层，以形成与所述第二深孔贯通的栅极缝隙；于所述栅极缝隙中制备第一金属层，并去除临近所述第二深孔的所述栅极缝隙中的部分所述第一金属层； 制备第五氧化物层充满所述栅极缝隙，且所述第五氧化物层还覆盖所述第二深孔的侧壁及底部； 制备第二金属层充满所述第二深孔，以形成MOS器件； 制备氮化物-氧化物交替叠置复合膜层覆盖所述氧化物保护层的上表面、所述第五氧化物层及所述第二金属层暴露的表面； 于所述第二有源区之上制备第三深孔，以将该第二有源区的上表面予以暴露； 通过所述第三深孔，去除氮化物-氧化物交替叠置复合膜层中临近所述临近该第三深孔的部分氮化物膜层，以形成与所述第三深孔贯通的电容缝隙； 制备HSG层覆盖所述第三深孔的底部及其侧壁和所述电容缝隙的内壁，并形成电容介质层覆盖所述HSG层的表面； 制备第三金属层充满所述第三深孔及所述电容缝隙，以形成与所述MOS器件连接的电容结构。2.如权利要求1所述的制备方法，其特征在于，所述半导体衬底包括硅衬底及覆盖在所述硅衬底表面的牺牲氧化层，且所述第一深孔和所述第二深孔均贯穿所述牺牲氧化层至所述硅衬底的表面； 其中，所述硅衬底中制备有深N型阱区层、位于该深N型阱区层之上的高压P型阱区层及设置在该高压P型阱区层之中且临近所述硅衬底表面的P+型阱注入区；以及 所述MOS器件为NMOS器件。3.如权利要求2所述的制备方法，其特征在于，所述半导体衬底上设置有外围区和DRAM单元结构区； 其中，在所述外围区中制备有外围元器件，并于所述DRAM单元结构区中制备所述MOS器件和所述电容结构，且所述P+型阱注入区位于所述DRAM单元结构区中；以及 在位于所述外围区中的所述半导体衬底之上制备有外围元器件，蚀刻停止层覆盖所述外围元器件及所述外围区中所述半导体衬底暴露的表面，且所述蚀刻停止层的表面覆盖有第一 TEOS层。4.如权利要求1所述的制备方法，其特征在于，采用干法刻蚀工艺制备所述第一深孔、所述第二深孔和所述第三深孔。5.如权利要求1所述的制备方法，其特征在于，采用外延生长工艺制备所述单晶硅层。6.如权利要求1所述的制备方法，其特征在于，所述第一有源区为漏极区，所述第二有源区为源极区。7.如权利要求1所述的制备方法，其特征在于，于形成所述第二有源区之后，继续进行多晶硅转换工艺，以将所述第一非晶硅层和所述第二非晶硅层转换为多晶硅层。8.如权利要求1所述的制备方法，其特征在于，所述第一金属层包括第一氮化钛薄膜和第一钨薄膜，且所述第一氮化钛薄膜覆盖在所述第一深孔、所述氧化物保护层及所述栅极缝隙的表面，而所述第一钨薄膜则充满上述的栅极缝隙并覆盖在位于所述第一深孔之中及所述氧化物保护层之上的所述第一氮化钛薄膜的表面上； 所述第二金属层包括第二氮化钛薄膜和第二钨薄膜，且所述第二氮化钛薄膜覆盖在所述第五氧化物层的表面，所述第二钨薄膜覆盖所述第二氮化钛薄膜的表面并充满所述第二深孔。9.如权利要求1所述的制备方法，其特征在于，采用原子层沉积制备所述第五氧化物层。10.如权利要求1所述的制备方法，其特征在于，采用湿法刻蚀工艺去除所述第一氮化硅层及所述第二氮化硅层，以形成与所述第二深孔贯通的栅极缝隙。11.如权利要求1所述的制备方法，其特征在于，基于所述氧化物氮化硅台阶形成的所述第一金属层具有不同的台阶结构，所述方法还包括: 基于所述第一金属层具有的不同的台阶结构制备若干个引线，以将所述MOS器件及所述电容结构的各个端点引出。
【文档编号】H01L27/108GK105977256SQ201610424822
【公开日】2016年9月28日
【申请日】2016年6月15日
【发明人】徐静静, 陈俊, 张晓敏
【申请人】武汉新芯集成电路制造有限公司