半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】本发明的各个实施例涉及半导体器件及其制造方法。在包括在半导体器件中混在一起的分离栅极型MONOS存储器以及具有部分地嵌入在形成在半导体衬底的主表面中的沟槽中的上电极的沟槽电容器元件的半导体器件中，嵌入在沟槽中的上电极的顶表面的平整度得到改进。形成在半导体衬底之上以形成形成MONOS存储器的存储器单元的控制栅极电极的多晶硅膜嵌入在形成在电容器元件形成区域中的半导体衬底的主表面中的沟槽中，从而形成包括有在沟槽中的多晶硅膜的上电极。
【专利说明】
半导体器件及其制造方法[0001]相关申请的交叉引用[0002]2015年3月11日提交的日本专利申请2015-048719号的公开，包括说明书、附图和 摘要，以引用的方式全部并入本文。
技术领域
[0003]本发明涉及一种半导体器件及其制造方法。本发明可应用于，例如，具有非易失性存储器和电容器元件的半导体器件的制造。【背景技术】
[0004]作为电可写入/可擦除非易失性半导体存储器件，EEPR0M(电可擦除和可编程只读存储器)已经得到广泛使用。这种存储器件具有由在MISFET的栅极电极之下的氧化物膜或者捕获绝缘膜围绕的导电浮置栅极电极。存储装置将在浮置栅极或者捕获绝缘膜处的电荷累积状态用作存储的信息，并且读出该信息作为晶体管的阈值。
[0005]捕获绝缘膜表示能够累积电荷的绝缘膜。作为其一个示例，该绝缘膜可以由氮化硅膜制成。将电荷注入/排出到这种电荷累积区域中，导致每个MISFET在阈值上偏移、并且作为存储元件操作。使用捕获绝缘膜的非易失性存储器件，包括使用M0N0S(金属氧化物氮化物氧化物半导体)膜的分离栅极型单元。
[0006]然而，作为栅极电极的形成方法，已知的是所谓的后栅极(gate-last)工艺，在该后栅极工艺中，在衬底之上形成虚设栅极电极之后，用金属栅极电极等置换虚设栅极电极。 当使用后栅极工艺时，难以形成电容器元件，在该电容器元件中，下电极形成在与栅极电极的高度相同的高度处，并且上电极形成在下电极之上。
[0007]与此相反，其中将半导体衬底用作下电极并且上电极形成在与栅极电极的高度相同的高度处的电容器元件，可以与通过使用后栅极工艺形成在半导体衬底之上的存储元件等混载。在这种电容器元件中，上电极部分地嵌入在形成在半导体衬底的主表面中的沟槽中，从而可以增加上电极和半导体衬底的面对面积。这可以增加电容。
[0008]专利文件1(日本特开2001-85633号公报)描述了一种电容器元件，在该电容器元件中，电容生成在衬底与在衬底之上的第一栅极之间，并且进一步地，电容生成在第一栅极与在第一栅极之上的第二栅极之间。
[0009]专利文件2(日本特开2003-309182号公报)描述了如下内容:在用于在衬底与在衬底之上的电极之间生成电容的电容器元件中，电极部分地嵌入在衬底的顶表面中的沟槽中。
[0010]专利文件3(日本特开2013-154790号公报)描述了通过使用后栅极工艺形成存储器单元。
[0011][专利文件1 ]日本特开2001-85633号公报
[0012][专利文件2]日本特开20003-309182号公报 [〇〇13][专利文件3]日本特开2013-154790号公报
【发明内容】

[0014]其中沟槽形成在半导体衬底的主表面中并且电极部分地嵌入在沟槽中的电容器元件中，当电极具有小的膜厚度时，嵌入是不完全的。这导致生成残留物、异物等。
[0015]其它目的和新颖特征将通过对本说明书和对应附图的说明而变得显而易见。
[0016]下面将对在本申请中公开的本发明中的代表性发明的内容进行简要描述。
[0017]对于用于制造一个实施例的半导体器件的方法，M0N0S存储器的控制栅极电极、与在沟槽电容器元件的沟槽中的上电极，由相同的导体膜形成。
[0018]进一步地，在另一实施例的半导体器件中，M0N0S存储器的控制栅极电极、与形成沟槽电容器元件并且填充沟槽的内部的上电极，由相同层的膜形成。
[0019]根据实施例，能够改进半导体器件的可靠性。【附图说明】
[0020]图1是第一实施例的半导体器件的在制造步骤期间的截面图；
[0021]图2是半导体器件的在图1之后的制造步骤期间的截面图；
[0022]图3是半导体器件的在图2之后的制造步骤期间的截面图；
[0023]图4是半导体器件的在图3之后的制造步骤期间的截面图；
[0024]图5是半导体器件的在图4之后的制造步骤期间的截面图；
[0025]图6是半导体器件的在图5之后的制造步骤期间的截面图；
[0026]图7是半导体器件的在图6之后的制造步骤期间的截面图；
[0027]图8是半导体器件的在图7之后的制造步骤期间的截面图；
[0028]图9是半导体器件的在图8之后的制造步骤期间的截面图；
[0029]图10是半导体器件的在图9之后的制造步骤期间的截面图；[〇〇3〇]图11是半导体器件的在图10之后的制造步骤期间的截面图；[〇〇31]图12是半导体器件的在图11之后的制造步骤期间的截面图；[〇〇32]图13是半导体器件的在图12之后的制造步骤期间的截面图；
[0033]图14是半导体器件的在图13之后的制造步骤期间的截面图；
[0034]图15是半导体器件的在图14之后的制造步骤期间的截面图；
[0035]图16是半导体器件的在图15之后的制造步骤期间的平面布局；
[0036]图17是半导体器件的在图15之后的制造步骤期间的截面图；
[0037]图18是第一实施例的半导体器件的第一修改示例的在制造步骤期间的截面图；
[0038]图19是半导体器件的在图18之后的制造步骤期间的截面图；
[0039]图20是第一实施例的半导体器件的第二修改示例的在制造步骤期间的截面图；
[0040]图21是第一实施例的半导体器件的第三修改示例的在制造步骤期间的截面图；
[0041]图22是第一实施例的半导体器件的第四修改示例的在制造步骤期间的截面图；
[0042]图23是第二实施例的半导体器件的在制造步骤期间的截面图；[〇〇43]图24是半导体器件的在图23之后的制造步骤期间的截面图；[〇〇44]图25是半导体器件的在图24之后的制造步骤期间的截面图；[〇〇45]图26是半导体器件的在图25之后的制造步骤期间的截面图；
[0046]图27是半导体器件的在图26之后的制造步骤期间的截面图；
[0047]图28是第二实施例的半导体器件的修改示例的在制造步骤期间的截面图；[〇〇48]图29是第三实施例的半导体器件的在制造步骤期间的平面布局；[〇〇49]图30是半导体器件的在图28之后的制造步骤期间的截面图；
[0050]图31是第四实施例的半导体器件的在制造步骤期间的截面图；
[0051]图32是半导体器件的在图31之后的制造步骤期间的截面图；[〇〇52]图33是半导体器件的在图32之后的制造步骤期间的截面图；[〇〇53]图34是半导体器件的在图33之后的制造步骤期间的截面图；[〇〇54]图35是半导体器件的在图34之后的制造步骤期间的截面图；[〇〇55]图36是半导体器件的在图35之后的制造步骤期间的截面图；
[0056]图37是第四实施例的半导体器件的修改示例的在制造步骤期间的平面布局；
[0057]图38是比较示例的半导体器件的截面图；
[0058]图39是比较示例的半导体器件的截面图；
[0059]图40是比较示例的半导体器件的截面图；以及
[0060]图41是示出了在“写入”、“擦除”和“读出”的时候向选择存储器单元的相应位置施加电压的条件的一个不例的表格。【具体实施方式】
[0061]下面，将参照对应附图对各个实施例进行详细描述。顺便提及，在用于描述各个实施例的所有附图中，具有相同功能的构件用相同的附图标记和数字表示，并且省略对其的重复说明。进一步地，在以下各个实施例中，除了特别需要之外，原则上不再重复对相同或者相似的部分进行说明。
[0062]第一实施例
[0063]本实施例和以下各个实施例的每个半导体器件是包括非易失性存储器(非易失性存储元件、闪速存储器、或者非易失性半导体存储器件)和电容器元件的半导体器件。在本实施例和以下各个实施例中，将参照基于n沟道型MISFET(MISFET:金属绝缘体半导体场效应晶体管)的存储器单元，对非易失性存储器进行描述。
[0064]进一步地，在本实施例和以下各个实施例中的极性(每个施加的电压的极性和用于写入/擦除/读出的载流子的极性)用于描述在基于n沟道型MISFET的存储器单元的情况下的操作。当存储器单元基于P沟道型MISFET时，通过反转所有的施加的电位的极性、载流子的导电类型等，原理上能够获得相同的操作。
[0065]〈关于用于制造半导体器件的方法〉
[0066]将参照图1至图17对本实施例的用于制造半导体器件的方法进行描述。
[0067]图1至图15和图17中的每一个是本实施例的半导体器件的在制造步骤期间的截面图。图16是本实施例的半导体器件的在制造步骤期间的平面布局。图1至图15和图17中的每一个从每个附图的左侧到右侧顺序地示出了存储器单元区域1A、外围电路区域1B和电容器元件区域1C的截面图。相应的附图分别示出了如何在存储器单元区域1A中形成非易失性存储器的存储器单元，如何在外围电路区域1B中形成低击穿电压MISFET，以及如何在电容器元件区域1C中形成沟槽型电容器元件。存储器单元区域1A、外围电路区域1B和电容器元件区域1C是布置在沿着半导体衬底的主表面的方向上的区域。
[0068]顺便提及，非易失性存储器的操作还要求高击穿电压MISFET。然而，高击穿电压 MISFET与低击穿电压MISFET没有不同，除了高击穿电压MISFET的栅极绝缘膜在膜厚度上与沟槽型电容器元件的绝缘膜相同之外，以及除了各种实施条件针对相应的优化可以不同之夕卜。因此，下文原则上将省略对高击穿电压MISFET的说明。[〇〇69]此处，将对在存储器单元区域1A中形成n沟道型MISFET(控制晶体管和存储器晶体管)的情况进行说明。然而，通过反转导电类型，也可以在存储器单元区域1A中形成p沟道型 MISFET(控制晶体管和存储器晶体管)。
[0070]相似地，此处，将对在外围电路区域1B中形成n沟道型MISFET的情况进行说明。然而，通过反转导电类型，也可以在外围电路区域1B中形成p沟道型MISFET。可替代地，也可以在外围电路区域1B中形成n沟道型MISFET和p沟道型MISFET两者，S卩，CMISFET(互补金属绝缘体半导体)。
[0071]相似地，此处，将对在电容器元件区域1C中形成电容器元件的情况进行说明，该电容器元件包括:下电极(第一电极)，该下电极(第一电极)包括有在半导体衬底的主表面中的n型阱；以及上电极(第二电极)，该上电极(第二电极)由形成在半导体衬底之上的n型半导体膜形成。然而，也可以形成如下这样的电容器元件:该电容器元件包括:下电极，该下电极包括P型阱；以及上电极，该上电极由P型半导体膜形成。
[0072]在半导体器件的制造步骤中，首先，如图1所示，准备半导体衬底(半导体晶片)SB， 该半导体衬底(半导体晶片)SB由例如具有大约IQ cm至10 Q cm的比电阻的P型单晶硅(Si) 形成。随后，例如，执行热处理，从而在半导体衬底SB的整个主表面之上形成由氧化硅膜形成的绝缘膜IF1。然后，通过使用例如CVD(化学汽相沉积)方法，在绝缘膜IF1之上形成由例如氮化硅膜形成的绝缘膜IF2。[〇〇73]然后，如图2所示，通过使用光刻技术和干法蚀刻方法，部分地去除绝缘膜IF2和 IF1、和半导体衬底SB的顶表面。换言之，形成在多个部分处穿过由绝缘膜IF2和IF1形成的层合膜的开口。由此，去除半导体衬底SB的顶表面的在开口正下方的部分。结果，在半导体衬底SB的顶表面中形成多个沟槽(凹部或者洼部)D1和多个沟槽D2。分别在存储器单元区域 1A、外围电路区域1B和电容器元件区域1C中形成沟槽D1，并且仅仅在电容器元件区域1C中形成沟槽D2。[〇〇74]每个沟槽D2在沿着半导体衬底SB的主表面的第一方向上延伸。多个沟槽D2沿着半导体衬底SB的主表面并且在与第一方向正交的第二方向上并排布置。换言之，多个沟槽D2 形成为条状。顺便提及，沟槽D2的布局不限于条状的形状，而是可以具有点的形状、平行的十字的形状等。[〇〇75]沟槽D1和D2是在相同的步骤中形成的凹部，并且到达在半导体衬底SB的特定中途的深度。此时，半导体衬底SB的与沟槽D1相邻的顶表面、和半导体衬底SB的与沟槽D2相邻的顶表面，位于相同的高度处。此处，可以考虑在沟槽D1与D2中的每一个的底表面与侧壁之间的分界的角部具有圆度。然而，角部的圆度较小。[〇〇76] 顺便提及，此处，通过一个蚀刻步骤，分别处理绝缘膜IF2和IF1、和半导体衬底SB。 然而，以下的步骤也是可接受的:例如，在通过干法蚀刻方法处理绝缘膜IF2之后，通过湿法蚀刻来处理绝缘膜IF1;结果，使半导体衬底SB的顶表面暴露出来;随后，通过使用干法蚀刻方法来形成沟槽D1和D2。[〇〇77]然后，如图3所示，使沟槽D1和D2的相应侧壁氧化。然后，在半导体衬底SB之上，通过使用例如CVD方法形成氧化硅膜，并且该氧化硅膜完全地填充沟槽D1和D2的相应内部。随后，执行热处理，从而执行氧化硅膜的致密化。然后，通过CMP(化学机械抛光)方法，对氧化硅膜的顶表面进行抛光，从而使绝缘膜IF2的顶表面暴露出来。结果，分别使嵌入在多个沟槽D1和D2的相应内部的氧化硅膜彼此分离。[〇〇78]然后，回蚀刻氧化硅膜的顶表面，从而使其后退。然而，嵌入在多个沟槽D1和D2的相应内部的氧化硅膜的每个顶表面的高度在比半导体衬底SB的主表面的位置更高的位置处。在每个沟槽D1中，形成由氧化硅膜形成的元件隔离区域EI。在每个沟槽D2中，形成由氧化硅膜形成的虚设元件隔离区域DEI。虚设元件隔离区域DEI是待在稍后的步骤中去除的绝缘膜。[〇〇79]然后，如图4所示，通过使用光刻技术，在半导体衬底SB之上形成光致抗蚀剂膜PR1 的图案。光致抗蚀剂膜PR1是覆盖存储器单元区域1A和外围电路区域1B并且使电容器元件区域1C的部分暴露出来的掩膜图案。在电容器元件区域1C中，元件隔离区域EI被光致抗蚀剂膜PR1覆盖，并且虚设元件隔离区域DEI从光致抗蚀剂膜PR1暴露出来。光致抗蚀剂膜PR1 终止在电容器元件区域1C中的彼此相邻的元件隔离区域EI与虚设元件隔离区域DEI之间的绝缘膜IF1的正上方。
[0080]然后，如图5所示，在背光致抗蚀剂膜PR1覆盖的元件隔离区域EI的状态下，通过将光致抗蚀剂膜PR1和绝缘膜IF1和IF2用作掩膜，来执行干法蚀刻。结果，去除虚设元件隔离区域DEI。然后，通过灰化等去除光致抗蚀剂膜PR1。然而，蚀刻步骤去除了在沟槽D2的包括有在相邻沟槽D2之间的区域的附近的区域中用作掩膜的绝缘膜IF1和IF2。因此，使在该区域中的半导体衬底SB的顶表面暴露出来。在本实施例中，去除虚设元件隔离区域DEI，并且使沟槽D2的侧壁和底表面暴露出来。因此，可以将虚设元件隔离区域DEI视为伪元件隔离区域。[〇〇811去除在沟槽D2附近的绝缘膜IF1和IF2。结果，在此范围内的在沟槽D2的侧壁与半导体衬底SB的主表面之间的分界的角部，通过蚀刻被切割并且圆化。然而，沟槽D2的的底表面在沿着半导体衬底SB的主表面的方向上(其在下文中可以称为横向方向)的中央部分，比底表面的接近沟槽D2的侧壁的端部，更容易被蚀刻。因此，很大程度地圆化了在沟槽D2的侧壁与底表面之间的分界的角部，从而使得在沟槽D2的侧壁与底表面之间的表面平滑地连接。[〇〇82]因此，沟槽D2的底表面的角部比沟槽D1的底表面的角部更加圆化。同时，沟槽D2的侧壁上端的角部比沟槽D1的侧壁上端的角部更加圆化。换言之，沟槽D2的底表面端的曲率半径大于沟槽D1的底表面端的角部的曲率半径。同时，沟槽D2的侧壁上端的角部的曲率半径大于沟槽D1的侧壁上端的角部的曲率半径。[〇〇83]进一步地，通过蚀刻步骤，回蚀刻在相邻沟槽D2之间的半导体衬底SB的顶表面，并且由此在高度上比在其它区域(例如，与沟槽D1相邻的区域)中的半导体衬底SB的主表面更低。相似地，通过蚀刻步骤回蚀刻沟槽D2的底表面。因此，沟槽D2的底表面的高度低于沟槽 D1的底表面的高度。换言之，沟槽D2比沟槽D1更深。[〇〇84]换言之，以在存储器单元区域1A中的相邻沟槽D1之间的半导体衬底SB的主表面的位置为参考，在相邻沟槽D2之间的半导体衬底SB的顶表面，在与半导体衬底SB的主表面垂直的方向上(其在下文中简单地称为垂直方向)位于参考的位置下方。然而，在垂直方向上在参考的位置与沟槽D2的底表面的位置之间的距离，大于在垂直方向上在参考的位置与沟槽D1的底表面的位置之间的距离。换言之，在沟槽D2附近的半导体衬底SB的主表面的位置， 低于在沟槽D1附近的半导体衬底SB的主表面的位置;并且沟槽D2的底表面的位置，低于沟槽D1的底表面的位置。[〇〇85]顺便提及，在光致抗蚀剂膜PR1附近的、从光致抗蚀剂膜PR1暴露出来的由绝缘膜 IF1和IF2形成的层合膜(见图4)，在干法蚀刻步骤中更难被去除，并且保留在半导体衬底SB 之上。换言之，位于从光致抗蚀剂膜PR1的在彼此相邻的元件隔离区域EI与虚设元件隔离区域DEI之间的终止部分暴露出来的位置处的、绝缘膜IF1的绝缘膜，没有完全地被去除，并且在膜厚度上被减小，并且被该蚀刻保留了下来。这是因为以下原因:在这样的条件下执行干法蚀刻步骤，从而使由氧化硅膜形成的虚设元件隔离区域DEI更容易被去除，并且由氮化硅膜形成的绝缘膜IF2更难被去除。[〇〇86]此处，例如，在光致抗蚀剂膜PR1附近，使在从光致抗蚀剂膜PR1暴露出来的区域中的由氮化硅膜形成的绝缘膜IF2的顶表面后退，但是将绝缘膜IF2的在该区域中的部分保留下来。在这种情况下，由绝缘膜IF2和IF1，保护半导体衬底SB的在彼此相邻的元件隔离区域 EI与虚设元件隔离区域DEI之间的顶表面，以防被干法蚀刻。因此，可以防止顶表面被破坏。 [〇〇87]进一步地，在用于去除在沟槽D2中的虚设元件隔离区域DEI的干法蚀刻中，将绝缘膜IF2和IF1用作掩膜。由此，当在电容器元件区域1C中已经去除了在从光致抗蚀剂膜PR1暴露出来的沟槽D2附近的虚设元件隔离区域DEI和绝缘膜IF1和IF2之时，停止蚀刻。因此，在蚀刻时间的大部分时间期间，通过绝缘膜IF2和IF1来保护在相邻沟槽D2之间的半导体衬底 SB的顶表面。结果，可以防止在相邻沟槽D2之间的半导体衬底SB的顶表面被干法蚀刻破坏。
[0088]然后，如图6所示，通过湿法蚀刻，选择性地去除绝缘膜IF2。换言之，首先，执行牺牲氧化，从而在沟槽D2的侧壁和底表面处形成氧化物膜。然后，执行清洁处理。结果，将覆盖沟槽D2的侧壁的氧化物膜保留下来，并且去除在绝缘膜IF2之上的氧化硅膜(未示出)。随后，通过热磷酸去除绝缘膜IF2。[〇〇89]随后，执行清洁处理，从而去除覆盖沟槽D2的侧壁和底表面的牺牲氧化物膜、和覆盖半导体衬底SB的主表面的绝缘膜IF1。结果，使半导体衬底SB的主表面暴露出来。换言之， 使半导体衬底SB的表面，除了沟槽D1的被元件隔离区域EI覆盖的侧壁和底表面之外，暴露出来。然后，执行牺牲氧化，从而形成覆盖半导体衬底SB的表面的薄牺牲氧化物膜(未示出)。
[0090]然后，执行离子注入，从而在存储器单元区域1A、外围电路区域1B和电容器元件区域1C中的半导体衬底SB的主表面中分别形成p型阱WL1和WL2、和p型阱WL3。此处通过以较低浓度注入P型杂质(例如，B (硼))，来形成阱WL1和WL2。此处通过以较低浓度注入n型杂质(例如，As(砷)或者P(磷))，来形成阱WL3。顺便提及，虽然未示出并且未具体描述，但是其中形成有P型阱MISFET的区域中，将n型杂质(例如，As(砷)或者P(磷))离子注入到半导体衬底SB 的主表面中，从而形成n型阱。
[0091]阱WL1、WL2和WL3的相应形成深度比沟槽D1和D2的形成深度更深。此处，通过使用光刻技术，通过不同的离子注入步骤，分别形成阱WL1、WL2和WL3，从而允许阱WL1、WL2和WL3具有不同的杂质浓度。随后，对半导体衬底SB进行热处理，从而使杂质在阱WL1、WL2和WL3中扩散。然后，去除薄牺牲氧化物膜。结果，使半导体衬底SB的主表面、和沟槽D2的侧壁和底表面暴露出来。
[0092] 随后，执行以下步骤。结果，存储器单元区域1A、外围电路区域1B和电容器元件区域1C的相应顶表面被由氧化硅膜形成的绝缘膜覆盖。然而，形成在存储器单元区域1A和外围电路区域1B中的绝缘膜IF3在膜厚度上与形成在电容器元件区域1C中的绝缘膜IF4不同。 绝缘膜IF4的膜厚度是，例如，15nm〇[〇〇93] S卩，将半导体衬底SB的暴露表面氧化，导致形成具有较大膜厚度的绝缘膜IF4。结果，除了半导体衬底SB的主表面之外，沟槽D2的侧壁和底表面也被绝缘膜IF4覆盖。通过例如ISSG(原位水蒸汽生成)氧化方法，S卩，热氧化方法，形成绝缘膜IF4。然后，通过使用光刻技术和蚀刻方法，去除在存储器单元区域1A和外围电路区域1B中的绝缘膜IF4。结果，使在存储器单元区域1A和外围电路区域1B中的半导体衬底SB的主表面暴露出来。[〇〇94]随后，执行热氧化等，从而在半导体衬底SB的暴露顶表面处形成具有较小膜厚度的绝缘膜IF3。结果，在存储器单元区域1A和外围电路区域1B中的半导体衬底SB的相应顶表面被绝缘膜IF3覆盖。按照这种方式，能够在存储器单元区域1A和外围电路区域1B中以及在电容器元件区域1C中分别形成具有不同厚度的绝缘膜。[〇〇95]随后，在半导体衬底SB的整个主表面之上，通过使用例如CVD方法，来形成多晶硅膜PS1。结果，绝缘膜IF3和IF4的相应顶表面被多晶硅膜PS1覆盖。在该步骤中，多晶硅膜PS1 的膜厚度相对于在沟槽D2的横向方向上的宽度足够大。因此，沟槽D2被绝缘膜IF4和多晶硅膜PS1完全地覆盖。另外，在沟槽D2的正上方，凹多晶硅膜PS1的顶表面几乎不下凹。换言之， 沟槽D2的内部经由绝缘膜IF4被多晶硅膜PS1填充。然后，在多晶硅膜PS1之上，通过使用例如CVD方法，形成由氮化硅膜形成的绝缘膜IF5。
[0096]此处，以下的步骤也是可能的:在沉积期间，将多晶硅膜PS1形成为非晶硅膜；然后，通过随后的热处理，将非晶硅膜变为由多晶硅膜形成的多晶硅膜PS1。多晶硅膜PS1在沉积期间未掺杂有杂质。在沉积之后，将杂质离子注入。通过随后的热处理来使杂质扩散，由此产生低电阻半导体膜。[〇〇97] 还可以通过热处理使通过离子注入步骤而注入的杂质扩散到在沟槽D2中的多晶硅膜PS 1中。换言之，还可以将杂质掺杂到在沟槽D2的内部的底部处的多晶硅膜PS 1中。因此，当在稍后的步骤中形成包括有上电极而该上电极包括有在沟槽D2中的多晶硅膜PS1的电容器元件时，能够防止在沟槽D2的上电极中形成耗尽层。
[0098] 此处，将n型杂质(例如，As(砷)或者P(磷))注入到在电容器元件区域1C中的多晶硅膜PS1中。这是出于以下目的:当稍后形成的电容器是由在半导体衬底SB的顶表面中的阱 WL3形成的下电极以及由在下电极正上方的由多晶硅膜PS1形成的上电极形成时，使导电类型在下电极与上电极之间一致。按照这种方式，在本实施例中，形成n型电容器元件。然而， 当形成P型电容器元件时，将阱WL3形成为p型半导体区域，并且通过离子注入将多晶硅膜 PS1变为p型半导体膜。[〇〇99]多晶硅膜PS1的部分填充沟槽D2。然而，多晶硅膜PS1具有足够大的膜厚度。因此， 在沟槽D2正上方的多晶硅膜PS1的顶表面中不形成大的下凹。
[0100]然后，如图7所示，通过使用光刻技术和蚀刻方法，处理在存储器单元区域1A中的绝缘膜IF5、多晶硅膜PS1和绝缘膜IF3。这导致形成由多晶硅膜PS1形成的控制栅极电极CG、 和由绝缘膜IF3形成的栅极绝缘膜GI1。顺便提及，以下的步骤也是可能的:首先，通过使用光刻技术和干法蚀刻方法处理在存储器单元区域1A中的绝缘膜IF5;然后，将绝缘膜IF5用作掩膜，处理在存储器单元区域1A中的多晶硅膜PS1和绝缘膜IF3。
[0101]可替代地，此处，以下的步骤也是可能的:不处理在外围电路区域1B和电容器元件区域1C中的多晶硅膜PS1;然而，在蚀刻步骤中，处理在电容器元件区域1C中的多晶硅膜 PS1。当处理在电容器元件区域1C中的多晶硅膜PS1时，如稍后参照图10所描述的，将多晶硅膜PS1的在沟槽D2中和在沟槽D2附近的部分保留下来，并且去除多晶硅膜PS1的在沟槽D2侧方的部分。
[0102]然后，如图8所示，在半导体衬底SB的整个主表面之上，形成用于存储器晶体管的栅极绝缘膜的层合膜的0N0(氧化物氮化物氧化物)膜ON AN0膜0N覆盖:在存储器单元区域 1A中的半导体衬底SB的顶表面；由栅极绝缘膜GI1、控制栅极电极CG和绝缘膜IF5形成的层合膜的侧壁和底表面;和绝缘膜IF5的在外围电路区域1B和电容器元件区域1C中的顶表面。
[0103]此处，为了易于理解附图，未示出形成0N0膜0N的层合膜的层合结构。换言之，此处，未示出在形成0N0膜0N的相应膜之间的边界。0N0膜0N是在其内部具有电荷累积部分的绝缘膜。具体地，0N0膜0N由形成在半导体衬底SB之上的第一氧化硅膜(底氧化物膜)、形成在第一氧化硅膜之上的氮化硅膜以及形成在氮化硅膜之上的第二氧化硅膜(顶氧化物膜) 的层合膜形成。氮化硅膜用作电荷累积部分。[〇1〇4]可以通过例如氧化处理(热氧化处理)或者CVD方法或者其组合，来形成第一氧化硅膜和第二氧化硅膜。在该步骤中，还可以使用ISSG氧化来进行氧化。可以通过例如CVD方法来形成氮化硅膜。可以将第一氧化硅膜和第二氧化硅膜中的每一个厚度设置为，例如，大约2nm至1 Onm。可以将氮化娃膜的厚度设置为，例如，大约5nm至15nm。[〇1〇5]随后，通过使用例如CVD方法，按照覆盖0N0膜0N的表面的方式，在半导体衬底SB的整个主表面之上，形成多晶硅膜PS2。结果，0N0膜0N的在存储器单元区域1A中暴露的侧壁和顶表面被多晶硅膜PS2覆盖。换言之，在控制栅极电极CG的侧壁处，经由0N0膜0N形成多晶硅膜PS2。多晶硅膜PS2的膜厚度小于多晶硅膜PS1的膜厚度。
[0106]还可以按照以下方式来形成多晶硅膜PS2。在沉积期间，将该膜形成为非晶硅膜， 并且通过随后的热处理来制成多晶硅膜。多晶硅膜PS2是，例如，以较高浓度掺杂有n型杂质 (例如，磷(P))的膜。多晶硅膜PS2是用于形成稍后描述的存储器栅极电极MG的膜。[〇1〇7]此处所指的膜厚度表示，在特定的膜的情况下，该膜的在与下层的表面垂直的方向上的厚度。例如，当在沿着半导体衬底SB的主表面以及沿着如0N0膜0N的顶表面一样的表面的表面之上、形成多晶硅膜PS2时，多晶硅膜PS2的膜厚度表示多晶硅膜PS2的在与半导体衬底SB主表面垂直的方向上的膜厚度。然而，在多晶硅膜PS2在其部分处形成为与如0N0膜 0N的侧壁一样的与半导体衬底SB主表面垂直的壁接触的情况下，多晶硅膜PS2的膜厚度表示多晶硅膜PS2的在与该侧壁垂直的方向上的厚度。
[0108]然后，如图9所示，通过干法蚀刻方法回蚀刻多晶硅膜PS2,从而使0N0膜0N的顶表面暴露出来。在回蚀刻步骤中，各向异性地蚀刻(回蚀刻)多晶硅膜PS2。结果，在由栅极绝缘膜GI1、控制栅极电极CG和绝缘膜IF5形成的层合膜的每个相对的侧壁之上，经由0N0膜0N将多晶硅膜PS2保留为侧壁形状。
[0109]这导致形成存储器栅极电极MG，该存储器栅极电极MG由在存储器单元区域1A中的层合膜的侧壁中的一个侧壁处经由0N0膜0N保留成侧壁形状的多晶硅膜PS2形成。回蚀刻使 0N0膜0N的在外围电路区域1B和电容器元件区域1C中的顶表面暴露出来。多晶硅膜PS2的膜厚度小于多晶硅膜PS1的膜厚度。因此，由与控制栅极电极CG的侧壁接触的多晶硅膜PS2形成的存储器栅极电极MG的在横向方向上的膜厚度(栅极长度)小于由多晶硅膜PS1形成的控制栅极电极CG的在垂直方向上的膜厚度。[〇11〇]随后，通过使用光刻技术，在半导体衬底SB之上形成光致抗蚀剂图案(未示出)，该光致抗蚀剂图案覆盖与控制栅极电极CG的一个侧壁相邻的存储器栅极电极MG，并且使与控制栅极电极CG的另一个侧壁相邻的多晶硅膜PS2暴露出来。然后，通过将光致抗蚀剂图案用作蚀刻掩膜来执行蚀刻，去除形成为跨控制栅极电极CG与存储器栅极电极MG相对的多晶硅膜PS2。然后，去除光致抗蚀剂图案。在该步骤中，存储器栅极电极MG被光致抗蚀剂图案覆盖，并且因此保留下来而未被蚀刻。
[0111]随后，通过蚀亥U (例如，湿法蚀刻)，去除0N0膜0N的未被存储器栅极电极MG覆盖并且暴露出来的部分。在该步骤中，在存储器单元区域1A中，将0N0膜0N的在存储器栅极电极 MG正下方的部分保留下来而不去除。相似地，将0N0膜0N的位于存储器栅极电极MG与包括栅极绝缘膜GI1、控制栅极电极CG和绝缘膜IF5的层合膜之间的部分保留下来而不去除。去除 0N0膜0N的在其它区域中的部分。因此，使在存储器单元区域1A中的半导体衬底SB的顶表面暴露出来。然而，使绝缘膜IF5的在存储器单元区域1A、外围电路区域1B和电容器元件区域 1C中的顶表面暴露出来。进一步地，使控制栅极电极CG的不与存储器栅极电极MG相邻的侧壁暴露出来。
[0112]按照这种方式，按照与控制栅极电极CG相邻的方式、经由在其内部具有电荷累积部分的0N0膜0N，在半导体衬底SB之上形成存储器栅极电极MG。
[0113]然后，如图10所示，通过使用光刻技术和蚀刻技术，将在外围电路区域1B和电容器元件区域1C中的多晶硅膜PS1、和绝缘膜IF3、IF4和IF5图案化。结果，在外围电路区域1B中形成由多晶硅膜PS1形成的虚设栅极电极DG、和由绝缘膜IF3形成的栅极绝缘膜GI2。同时， 在电容器元件区域1C中形成由多晶娃膜PS1形成的上电极UE。进一步地，在电容器元件区域 1C中，去除在从上电极UE暴露出来的区域中的半导体衬底SB之上的绝缘膜IF4。结果，在电容器元件区域1C中使半导体衬底SB的在相邻元件隔离区域EI之间的主表面暴露出来
[0114]虚设栅极电极DG是在稍后的步骤中待去除的半导体膜。在相邻元件隔离区域EI之间的半导体衬底SB的主表面之上，形成由栅极绝缘膜GI2、虚设栅极电极DG和绝缘膜IF5形成的层合膜。
[0115]然后，如图11所示，通过使用离子注入方法等形成多个rT型半导体区域(杂质扩散区域)EX。即，将绝缘膜IF4和IF5、控制栅极电极CG、存储器栅极电极MG、虚设栅极电极DG、 0N0膜0N、上电极UE等用作掩膜(离子注入抑制掩膜)，通过离子注入方法，将n型杂质(诸如， 砷(As)或者磷(p))掺杂到半导体衬底SB的主表面中。结果，形成多个rT型半导体区域EX。在形成rT型半导体区域EX之前，分别覆盖着由控制栅极电极CG和存储器栅极电极MG形成的结构的侧壁以及虚设栅极电极DG的相应侧壁的偏移间隔件，可以由例如氮化硅膜或者氧化硅膜或者其层合膜形成。
[0116]在存储器单元区域1A中，形成在包括控制栅极电极CG和存储器栅极电极MG的结构的侧方的这部分半导体衬底SB顶表面中的rT型半导体区域EX对，分别形成在稍后形成的存储器单元区域1A中的控制晶体管和存储器晶体管的源极/漏极区域的部分。而在外围电路区域1B中，形成在虚设栅极电极DG侧方的这部分半导体衬底SB顶表面中的rT型半导体区域 EX对，分别形成在稍后形成的外围电路区域1B中的MISFET的源极/漏极区域的部分。在存储器单元区域1A和外围电路区域1B中的相应rT型半导体区域EX，可以通过相同的离子注入步骤形成，但是也可以通过不同的离子注入步骤形成。
[0117]随后，形成侧壁SW，该侧壁SW覆盖在包括有在存储器单元区域1A中的控制栅极电极CG、存储器栅极电极MG、栅极绝缘膜GI1、绝缘膜IF5和0N0膜0N的结构的相对侧的侧壁。然而，通过相同的步骤，在外围电路区域1B中形成侧壁SW，该侧壁SW覆盖在由栅极绝缘膜GI2、 绝缘膜IF5和虚设栅极电极DG形成的层合膜的相对侧的侧壁。进一步地，通过相同的步骤， 在电容器元件区域1C中形成侧壁SW，该侧壁SW覆盖在包括有上电极UE和绝缘膜IF4和IF5的层合膜的相对侧的侧壁。
[0118]可以按照以下方式按照自对准的方式形成侧壁SW:通过使用例如CVD方法，在半导体衬底SB之上顺序地形成氧化硅膜和氮化硅膜;然后，通过各向异性蚀刻部分地去除氧化硅膜和氮化硅膜，从而使半导体衬底SB的顶表面和绝缘膜IF5的顶表面暴露出来。换言之， 可以考虑侧壁SW由层合膜形成。然而，在附图中，未示出在形成层合膜的各个膜之间的分界。顺便提及，可以改进层合膜的形成方法，以针对相应的元件特性提供最佳的侧壁宽度。 然而，省略了对其的说明。
[0119]随后，通过使用离子注入方法等，在存储器单元区域1A、外围电路区域1B和电容器元件区域1C中形成多个n+型半导体区域(杂质扩散区域)DF。即，通过离子注入方法，将绝缘膜IF4、绝缘膜IF5、控制栅极电极CG、存储器栅极电极MG、虚设栅极电极DG、0N0膜0N、上电极 UE、侧壁SW用作掩膜，将n型杂质(例如，砷(As)或者磷(p))掺杂到半导体衬底SB的主表面中。结果，可以形成多个n+型半导体区域DFA+型半导体区域DF在杂质浓度上比rT型半导体区域EX更高，并且在结深度(形成深度)上比rT型半导体区域EX更大。顺便提及，n+型半导体区域DF还可以形成为具有比rT型半导体区域EX的结深度更小的结深度。
[0120]这导致在存储器单元区域1A和外围电路区域1B中，形成源极/漏极区域，该源极/ 漏极区域由延伸区域的rT型半导体区域EX以及扩散层的在杂质浓度上比rT型半导体区域EX 更高的n+型半导体区域DF形成的、并且具有LDD(轻掺杂漏极)结构的。
[0121]在存储器单元区域1A中的形成在包括控制栅极电极CG、存储器栅极电极MG和侧壁 SW的结构的侧方的这部分在半导体衬底SB顶表面中的n+型半导体区域DF对，形成稍后形成在存储器单元区域1A中的控制晶体管和存储器晶体管的源极/漏极区域的部分。而在外围电路区域1B中，形成在包括虚设栅极电极DG和侧壁SW的结构的侧方的这部分半导体衬底SB 顶表面中的n+型半导体区域DF对，形成稍后形成在外围电路区域1B中的MISFET的源极/漏极区域的部分。在存储器单元区域1A和外围电路区域1B中的相应n+型半导体区域DF可以通过相同的离子注入步骤形成，但是也可以通过不同的离子注入步骤形成。
[0122]而在电容器元件区域1C中，n+型半导体区域DF形成在半导体衬底SB的从在上电极 UE侧方的元件隔离区域EI暴露出来的主表面中。换言之，n+型半导体区域DF形成为与沟槽 D1相邻。
[0123]随后，执行活化退火，活化退火是用于活化掺杂到用于源极区域和漏极区域等的半导体区域(rT型半导体区域EX和n+型半导体区域DF)中的杂质的热处理。
[0124]随后，形成硅化物层S1。硅化物层S1可以通过执行所谓的自对准硅化物 (Salicide)工艺来形成。具体地，硅化物层S1可以按照以下方式来形成。
[0125]S卩，首先，在半导体衬底SB的整个主表面之上，包括在n+型半导体区域DF的顶表面之上和在存储器栅极电极MG的顶表面之上，形成(沉积)用于形成硅化物层S1的金属膜。对于该金属膜，可以使用由单质金属膜(纯金属膜)或者合金膜。金属膜由，例如，钴(Co)膜、镍 (Ni)膜、或者镍铂合金膜形成，并且可以通过使用溅射方法等来形成。
[0126]然后，对半导体衬底SB进行热处理(用于形成硅化物层S1的热处理)。结果，允许n+ 型半导体区域DF和存储器栅极电极MG的相应表面层部分与金属膜反应。这导致在n+型半导体区域DF和存储器栅极电极MG的相应顶部处形成硅化物层S1。然后，通过湿法蚀刻等去除金属膜的未反应部分，由此产生在图11中示出的结构。
[0127]硅化物层S1可以形成为，例如，硅化钴层、硅化镍层、或者硅化镍铂层。顺便提及， 控制栅极电极CG、虚设栅极电极DG和上电极UE的相应顶表面，被封盖膜的绝缘膜IF5覆盖。 因此，在每个顶表面顶部处不形成硅化物层S1。顺便提及，使为侧壁形状的存储器栅极电极 MG的顶部暴露出来。因此，在暴露部分处形成硅化物层S1。然而，可以利用待在稍后的步骤中执行的CMP(化学机械抛光)方法，通过抛光步骤，完全地去除硅化物层S1。
[0128]然后，如图12所示，在半导体衬底SB的整个主表面之上，按照覆盖控制栅极电极 CG、存储器栅极电极MG、侧壁SW、虚设栅极电极DG和上电极UE的方式形成层间绝缘膜IF1。层间绝缘膜IL1由例如氧化硅膜的单个膜形成，并且可以通过使用例如CVD方法来形成。此处， 层间绝缘膜IL1形成为具有比例如控制栅极电极CG的膜厚度更大的膜厚度。
[0129]然后，如图13所示，通过使用CMP方法等，对层间绝缘膜IL1的顶表面进行抛光。结果，使控制栅极电极CG、存储器栅极电极MG、在外围电路区域1B中的虚设栅极电极DG以及在电容器元件区域1C中的上电极UE的相应顶表面暴露出来。换言之，在该抛光步骤中，对层间绝缘膜IL1进行抛光，直到使控制栅极电极CG、存储器栅极电极MG、虚设栅极电极DG和上电极UE的相应顶表面暴露出来为止。结果，去除绝缘膜IF5,从而也部分地去除每个侧壁SW的顶部。
[0130]通过该步骤，将在存储器栅极电极MG之上的硅化物层S1与存储器栅极电极MG的顶表面的部分一起去除。进一步地，在该步骤中，难以在图12中示出的虚设栅极电极DG的顶表面和控制栅极电极CG的顶表面从绝缘膜IF5暴露出来的时候，停止抛光。因此，如图13所示， 通过抛光去除了虚设栅极电极DG、控制栅极电极CG和上电极UE的相应顶表面，从而使其后退。换言之，通过抛光减小了虚设栅极电极DG、控制栅极电极CG和上电极UE的相应膜厚度。
[0131]结果，通过抛光步骤使每个电极的顶部后退。因此，在存储器单元区域1A中形成存储器单元MC，该存储器单元MC包括控制栅极电极CG和存储器栅极电极MG、和形成在其侧方的这部分半导体衬底SB主表面中的源极/漏极区域。即，在存储器单元区域1A中，控制栅极电极CG、和形成在控制栅极电极CG侧方的这部分半导体衬底SB顶表面中的源极/漏极区域对，形成控制晶体管。而在控制栅极电极CG正下方的栅极绝缘膜GI1形成控制晶体管的栅极绝缘膜。
[0132]进一步地，在存储器单元区域1A中，存储器栅极电极MG、和形成在存储器栅极电极 MG侧方的这部分半导体衬底SB顶表面中的源极/漏极区域对，形成存储器晶体管。而在存储器栅极电极MG之下的0N0膜ON形成存储器晶体管的栅极绝缘膜。按照这种方式，控制晶体管和存储器晶体管具有共用的源极/漏极区域对。控制晶体管和存储器晶体管形成存储器单元MC。
[0133]进一步地，通过抛光步骤，使在电容器元件区域1C中的上电极UE的顶表面后退。这导致形成电容器元件CE，该电容器元件CE包括上电极UE和由在上电极UE正下方的半导体衬底SB形成的下电极。将绝缘膜IF4中介在上电极UE与半导体衬底SB之间。由此，使上电极UE 与下电极分离，并且通过绝缘膜IF4彼此绝缘。
[0134]即使在已经执行了抛光步骤之后，与控制栅极电极CG的侧壁接触的存储器栅极电极MG的在横向方向上的膜厚度(栅极长度)，也小于控制栅极电极CG的在垂直方向上的膜厚度。
[0135]然后，如图14所示，在层间绝缘膜IL1之上，通过使用例如CVD方法，形成绝缘膜 IL6。然后，通过使用光刻技术和蚀刻方法，处理绝缘膜IF6。结果，将绝缘膜IL6保留在存储器单元区域1A和电容器元件区域1C中。换言之，绝缘膜IF6覆盖控制栅极电极CG、存储器栅极电极MG和上电极UE的相应顶表面，并且使虚设栅极电极DG暴露出来。绝缘膜IF6由氧化硅膜或者氮化硅膜形成。
[0136]然后，蚀刻并且去除虚设栅极电极DG。此处，通过将绝缘膜IF6用作掩膜用于保护控制栅极电极CG、存储器栅极电极MG和上电极UE，用例如碱性水溶液执行湿法蚀刻，从而去除虚设栅极电极DG。去除虚设栅极电极DG导致在栅极绝缘膜GI2之上形成沟槽(凹部或者洼部)。在外围电路区域1B中的栅极绝缘膜GI2之上的沟槽D3,是从其去除了虚设栅极电极DG 的区域。在沟槽D3的每个相对侧的侧壁由侧壁SW形成，并且沟槽D3的底表面由栅极绝缘膜 GI2的顶表面形成。
[0137]然后，如图15所示，在半导体衬底SB之上，换言之，在层间绝缘膜IL1之上，包括在沟槽D3的底表面和侧壁之上，形成绝缘膜HK。然后，在半导体衬底SB之上，换言之，在绝缘膜 HK之上，按照完全地填充沟槽D3的方式，将金属膜ME1和ME2顺序地形成，作为用于栅极电极的导体膜。
[0138]在绝缘膜HK和金属膜ME1的形成步骤中，不完全地填充沟槽D3的内部。通过在金属膜ME1之上形成金属膜ME2,完全地填充沟槽D3。进一步地，也在层间绝缘膜IL1之上形成由金属膜ME1和ME2形成的金属膜。
[0139]绝缘膜HK是用于待形成在外围电路区域1B中的栅极绝缘膜的绝缘膜。金属膜是用于栅极电极的导体膜。具体地，绝缘膜HK是形成稍后待形成在外围电路区域1B中的低击穿电压MISFET的栅极绝缘膜的膜。绝缘膜HK是在介电常数(相对介电常数)上高于氧化硅和氮化硅中的任何一个的绝缘材料膜，所谓的高k膜(高介电常数膜)。
[0140]对于绝缘膜HK，可以使用的是金属氧化物膜，诸如，氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜、或者氧化镧膜。进一步地，这些金属氧化物膜还可以进一步含有氮(N)和硅 (Si)中的一个或者两个。绝缘膜HK可以通过例如ALD(原子层沉积)方法来形成。绝缘膜HK的膜厚度是，例如，1.5nm。在针对栅极绝缘膜使用高介电常数膜(此处，绝缘膜HK)时，可以比在使用氧化硅膜时更多地增加栅极绝缘膜的物理膜厚度。这可以提供，能够减小泄漏电流的优点。
[0141]作为金属膜ME1和ME2,可以使用的金属膜是，诸如，氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳氮化钽(TaCN)膜、钛 (Ti)膜、钽(Ta)膜、铝化钛(TiAl)膜、或者铝(A1)膜。顺便提及，此处所指的金属膜表示显示出金属导电性的导体膜，并且假设不仅包括单质金属膜(纯金属膜)或者合金膜，还包括显示出金属导电性的金属化合物膜。金属膜可以通过使用例如溅射方法来形成。
[0142]此处，例如，金属膜ME1由氮化钛(TiN)膜形成，并且在氮化钛膜之上的金属膜M2由铝(A1)膜形成。在该步骤中，铝膜优选地制做成比氮化钛膜更厚。铝膜的电阻低，这使得能够减小稍后形成的栅极电极的电阻。
[0143]随后，通过CMP方法等，抛光并且去除在沟槽D3外的金属膜ME1和ME2和绝缘膜HK的不必要部分。结果，将绝缘膜HK和金属膜ME 1和ME2保留在沟槽TR3中。在该步骤中，也去除绝缘膜IF6。结果，使控制栅极电极CG、存储器栅极电极MG和上电极UE的相应顶表面暴露出来。 而嵌入在外围电路区域1B中的栅极绝缘膜GI2之上的沟槽D3中的金属膜ME1和ME2形成栅极电极G1。
[0144]结果，在外围电路区域1B中，形成低击穿电压MISFET QUMISFET Q1是具有栅极电极G1、和在栅极电极G1侧方的源极/漏极区域的场效应晶体管。在栅极电极G1正下方的栅极绝缘膜GI2和绝缘膜HK形成MISFET Q1的栅极绝缘膜。栅极电极G1是金属栅极电极。在本实施例中，去除虚设栅极电极DG，并且用栅极电极G1置换虚设栅极电极DG。因此，虚设栅极电极DG是伪栅极电极，并且可以视为用于置换的栅极电极。
[0145]进一步地，在本实施例中，使用金属膜来形成栅极电极G1。将相应的电极形成为金属栅极电极。这可以提供，使得能够减小晶体管元件的大小(减小栅极绝缘膜的厚度)的优点。
[0146]在外围电路区域1B中，栅极电极G1在其底表面和侧壁处与在栅极绝缘膜GI2之上的绝缘膜相邻。换言之，栅极绝缘膜GI2和绝缘膜HK中介在栅极电极G1与半导体衬底SB之间;并且至少绝缘膜HK中介在栅极电极G1与侧壁SW之间。
[0147]随后，在层间绝缘膜IL1之上，通过使用例如CVD方法来形成绝缘膜IF7。然后，通过使用光刻技术和蚀刻方法，处理绝缘膜IF7。结果，将绝缘膜IF7保留在外围电路区域1B中。 换言之，绝缘膜IF7覆盖栅极电极G1的顶表面，并且不覆盖控制栅极电极CG、存储器栅极电极MG和上电极UE的相应顶表面。绝缘膜IF7由氧化硅膜或者氮化硅膜形成。
[0148]随后，执行与参照图11所描述的步骤相同的自对准硅化物工艺。结果，在控制栅极电极CG、存储器栅极电极MG和上电极UE的从绝缘膜IF7暴露出来的相应顶表面处，形成硅化物层S2。此处，绝缘膜IF7覆盖栅极电极G1的顶表面的原因如下:在自对准硅化物工艺中，当在热处理之后去除金属膜的未反应部分时，防止将金属栅极电极的栅极电极G1与金属膜一起被去除。换言之，绝缘膜IF7是栅极电极G1的保护膜。
[0149]然后，如图16和图17所示，形成层间绝缘膜、多个接触塞和多条接线。顺便提及，在图16中示出的平面布局仅仅示出了在元件隔离区域1C中的沟槽D1和D2、上电极UE、元件隔离区域E1、阱WL3、n+型半导体区域DF、和接触塞CP。进一步地，在图16中，用虚线指示了沟槽 D1和D2、阱WL3、和元件隔离区域EI的在其被上电极UE覆盖的部分处的轮廓。此处，用相同的虚线指示了元件隔离区域EI的轮廓和沟槽D1的轮廓。图17的电容器元件区域1C是沿着图16 的线A-A的截面。
[0150]此处，首先，如图17所示，覆盖半导体衬底SB的整个顶表面(包括存储器单元区域1A、外围电路区域1B和电容器元件区域1C)的层间绝缘膜IL2,通过使用例如CVD方法来形成。层间绝缘膜IL2由例如氧化硅膜形成，并且覆盖控制栅极电极CG、存储器栅极电极MG、栅极电极G1、上电极UE、绝缘膜IF7和层间绝缘膜IL1的相应顶表面。
[0151]随后，将通过使用光刻技术形成在层间绝缘膜IL2之上的光致抗蚀剂图案(未示出)用作蚀刻掩膜，对层间绝缘膜IL1、IL2和IF7进行干法蚀刻。这导致形成穿过层间绝缘膜 IL1和IL2的多个接触孔(开口或者通孔)和穿过层间绝缘膜IL2和IF7的多个接触孔。在每个接触孔的底部，使硅化物层S1的在半导体衬底SB的主表面的部分的n+型半导体区域DF的表面之上的部分、硅化物层S2的在控制栅极电极CG的表面之上的部分、硅化物层S2的在存储器栅极电极MG的表面之上的部分、栅极电极G1的部分、硅化物层S2的在上电极UE的表面之上的部分等暴露出来。
[0152]随后，将由钨(W)等形成的多个导电接触塞CP分别形成为在相应接触孔中的耦合导体。例如，为了形成接触塞CP，在层间绝缘膜IL2之上，包括在接触孔的内部，形成阻挡导体膜(例如，钛膜、氮化钛膜、或者其层合膜)。然后，在阻挡导体膜之上，按照完全地填充每个接触孔的内部的方式，形成由钨膜等形成的主导体膜。然后，通过CMP方法、回蚀刻方法等，去除主导体膜和阻挡导体膜的在接触孔外的不必要部分。结果，可以形成接触塞CP。顺便提及，为了简化附图，在图17中，一体地示出了形成接触塞CP的阻挡导体膜和主导体膜 (妈月旲)。
[0153]按照分别与n+型半导体区域DF、控制栅极电极CG、存储器栅极电极MG、栅极电极G1 和上电极UE等的相应顶部电耦合的方式，形成分别嵌入在接触孔中的接触塞CP。将每个接触塞CP与在n+型半导体区域DF之上的硅化物层S1的顶表面、在控制栅极电极CG之上的硅化物层S2的顶表面、在存储器栅极电极MG之上的硅化物层S2的顶表面、栅极电极G1的顶表面、 在上电极UE之上的硅化物层S2的顶表面等耦合。
[0154]顺便提及，图17的截面图未示出在控制栅极电极CG、存储器栅极电极MG和栅极电极G1之上的相应的接触孔和接触塞CP。换言之，在未示出的区域中，将接触塞CP分别与在栅极宽度方向上延伸的控制栅极电极CG、存储器栅极电极MG和栅极电极G1耦合。
[0155]随后，在层间绝缘膜IL2之上，包括在嵌入在其中的接触塞CP之上，形成包括第一层接线Ml的第一布线层。可以通过使用所谓的单大马士革技术来形成接线Ml。第一布线层具有层间绝缘膜IL3、和穿过层间绝缘膜IL3的第一层接线Ml。接线Ml的底表面与接触塞CP 的顶表面耦合。虽然随后的步骤未示出，但是在第一布线层之上，将第二布线层、第三布线层等顺序地形成，以形成层合布线层;然后，通过切片步骤将半导体晶片单片化，由此产生多个半导体芯片。
[0156]按照到目前为止提到的方式，制造本实施例的半导体器件。顺便提及，此处已经就所谓的后高k(high_k last)制造方法作为示例进行了说明，其中在去除虚设栅极电极之后形成绝缘膜HK。然而，也可以使用所谓的先高k(high_k first)制造方法，其中在去除虚设栅极电极之前形成绝缘膜HK。本实施例的存储器单元MC使用高电压进行写入/擦除操作。电源电压生成电路要求大尺度的电容器元件CE进行电荷累积和平滑。在电容器元件CE中，上电极UE的部分嵌入在沟槽D2中，导致每单元面积的电容增加。这使得能够减小半导体芯片的大小。
[0157]如图16所示，在电容器元件区域1C中，其中每个都包括嵌入在其中的上电极UE的部分的多个沟槽D2,分别在第一方向上延伸，并且在第二方向上彼此并排布置。按照围绕包括形成在其中的多个沟槽D2的区域的方式，来形成环形沟槽D1。在沟槽D1中，形成环形元件隔离区域EI。在平面图中，上电极UE覆盖由元件隔离区域EI围绕的所有沟槽D2,并且覆盖环形元件隔离区域EI的内部的端部。
[0158]多个接触塞CP与上电极UE的上表面以及在元件隔离区域EI外部的n+型半导体区域DF的顶表面耦合。每个接触塞CP在元件隔离区域EI正上方与上电极UE的顶表面耦合。在电容器元件区域1C中，与半导体衬底SB(见图17)的主表面的n+型半导体区域DF的顶表面耦合的接触塞CP，是用于向电容器元件CE的下电极(S卩，在上电极UE正下方的半导体衬底SB (阱WL3))供应电位的耦合导体。
[0159]对于本实施例的电容器元件CE，将上电极UE部分地嵌入在多个沟槽D2中，这可以增加在上电极UE与下电极(半导体衬底)之间的面对面积。换言之，可以比当经由绝缘膜在平整的半导体衬底(下电极)之上形成上电极时，更多地增加电容器元件CE的电容。
[0160]〈关于非易失性存储器的操作〉
[0161]然后，将参照图41对非易失性存储器的操作示例进行描述。
[0162]图41是示出了在本实施例的“写入”、“擦除”和“读出”的时候向选择存储器单元的相应位置施加电压的条件的一个示例的表格。图41的表格示出了在“写入”、“擦除”和“读出”的相应时候、施加至存储器单元MC的存储器栅极电极MG的电压Vmg、施加至源极区域的电压Vs、施加至控制栅极电极CG的电压Vcg、施加至漏极区域的电压Vd、和施加至在半导体衬底的顶表面中的P型阱的基极电压Vc。此处所指的选择存储器单元，表示选择为对其执行写入”、“擦除”或者“读出”的目标的存储器单元。顺便提及，在图17中示出的非易失性存储器的示例中，在存储器栅极电极MG的右侧的有源区域是源极区域，并且在控制栅极电极CG 的左侧的有源区域是漏极区域。
[0163]顺便提及，在图41的表格中示出的这些电压是电压施加条件的优选示例，并且不是排他性的，并且若需要，可以进行各种改变。进一步地，在本实施例中，将电子注入到在存储器晶体管的绝缘膜0N0膜0N(见图17)中的电荷累积部分的氮化硅膜中定义为“写入”，并且将空穴的注入定义为“擦除”。
[0164]进一步地，在图41的表格中，行A与其中写入方法是SSI方法并且擦除方法是BTBT 方法的情况相对应;行B与其中写入方法是SSI方法并且擦除方法是FN方法的情况相对应； 行C与其中写入方法是FN方法并且擦除方法是BTBT方法的情况相对应；以及行D与其中写入方法是FN方法并且擦除方法是FN方法的情况相对应。
[0165]可以将SSI方法视为通过将热电子注入到氮化硅膜中来执行写入存储器单元的操作方法。可以将BTBT方法视为通过将热空穴注入到氮化硅膜中来执行擦除存储器单元的操作方法。可以将FN方法视为通过使电子或者空穴遂穿来执行写入或者擦除的操作方法。FN 方法也可以按如下方式表述:可以将FN方法的写入视为通过利用FN遂穿效应而将电子注入到氮化硅膜中来执行写入存储器单元的操作方法;并且可以将FN方法的擦除视为通过FN遂穿效应而将空穴注入到氮化硅膜中来执行擦除存储器单元的操作方法。下面，将进行具体地说明。
[0166]写入方法包括:通过源极侧注入进行热电子注入来执行写入的写入方法(热电子注入写入方法)，称为所谓的SSI(源极侧注入)方法；以及通过FN(福勒诺德海姆)遂穿来执行写入的写入方法(遂穿写入方法)，称为所谓的FN方法。
[0167]对于SSI方法的写入，例如，向选择存储器单元的相应位置施加如图41的表格的行 A或者行B的“写入操作电压”所示的电压(Vmg = 10V、Vs = 5V、Vcg = lV、Vd = 0 ? 5V、和Vb = 0V)，来执行写入；由此，将电子注入到在选择存储器单元的0N0膜ON中的氮化硅膜中，从而执行写入。
[0168]在该步骤中，在两个栅极电极(存储器栅极电极MG与控制栅极电极CG)之间和之下的沟道区域(在源极与漏极之间)中生成热电子。由此，将热电子注入到作为在存储器栅极电极MG之下的0N0膜0N中的电荷累积部分的氮化娃膜中。注入的热电子(电子)被捕获在0N0 膜0N中的氮化硅膜中的陷阱能级中。结果，存储器晶体管的阈值电压增加。即，使得存储器晶体管进入与入状态。
[0169]对于FN方法的写入，例如，向选择存储器单元的相应位置施加如图41的表格的行C 或者行D的“写入操作电压”所示的电压(Vmg = -12V、Vs = 0V、Vcg = 0V、Vd = 0VjPVb = 0V)， 来执行写入；由此，在选择存储器单元中，使电子从存储器栅极电极MG遂穿，并且被注入到在0N0膜0N中的氮化硅膜中，从而执行写入。在该步骤中，通过FN遂穿(FN遂穿效应)使电子从存储器栅极电极MG遂穿通过第二氧化硅膜(顶部氧化物膜)，被注入到0N0膜0N中，并且被捕获在0N0膜0N中的氮化硅膜中的陷阱能级中。结果，存储器晶体管的阈值电压增加。即，使得存储器晶体管进入写入状态。
[0170]顺便提及，在FN方法的写入中，也可以按照以下方式来执行写入:使电子从半导体衬底SB遂穿，并且注入到在0N0膜0N中的氮化硅膜中。在这种情况下，可以将写入操作电压设置为，例如，通过反转在图41的表格的行C或者行D中的“写入操作电压”的正负号而获得的电压。
[0171]擦除方法包括:由于BTBT(带到带遂穿现象)的作用通过热空穴注入来执行擦除的擦除方法(热空穴注入擦除方法)，称为所谓的BTBT方法；以及通过FN(福勒诺德海姆)遂穿来执行擦除的擦除方法(遂穿擦除方法)，称为所谓的FN方法。
[0172]对于BTBT方法的擦除，将通过BTBT生成的空穴注入到电荷累积部分(在0N0膜0N中的氮化硅膜)中，从而执行擦除。例如，向选择存储器单元的相应位置施加如图41的行A或者行C的“擦除操作电压”所示的电压(Vmg = -6V、'\^ = 6￥、'\^ = 0￥、￥(1 =断开、和\^3 = 0\〇。结果，空穴通过BTBT现象生成，并且在电场下加速。由此，将空穴注入到在选择存储器单元的 0N0膜0N中的氮化硅膜中。这减小了存储器晶体管的阈值电压。即，使得存储器晶体管进入擦除状态。
[0173]对于FN方法的擦除，例如，向选择存储器单元的相应位置施加如图41的表格的行B 或者行〇的“擦除操作电压”所示的电压(>11^ = 12￥、'\^ = 0￥、'\^ = 0￥、￥(1 = 0￥、和\^ = 0\〇，来执行擦除；由此，在选择存储器单元中，使空穴从存储器栅极电极MG遂穿，并且注入到在0N0 膜0N中的氮化硅膜中，从而执行擦除。在该步骤中，通过FN遂穿(FN遂穿效应)使空穴从存储器栅极电极MG遂穿通过第二氧化硅膜(顶部氧化物膜)，被注入到0N0膜0N中，并且被捕获在 0N0膜0N中的氮化硅膜中的陷阱能级中。这减小了存储器晶体管的阈值电压。即，使得存储器晶体管进入擦除状态。
[0174]顺便提及，在FN方法的擦除中，也可以按照以下方式来执行擦除:使空穴从半导体衬底SB遂穿，并且被注入到在0N0膜0N中的氮化硅膜中。在这种情况下，可以将擦除操作电压设置为，例如，通过反转在图41的表格的行B或者行D中的“擦除操作电压”的正负号而获得的电压。
[0175]在读出的时候，例如，向选择存储器单元的相应位置施加如在图41的表格的行A、 行B、行C、或者行D的“读出操作电压”所示的电压，来执行读出。将在读出的时候施加至存储器栅极电极MG的电压Vmg设置为在存储器晶体管在写入状态下的阈值电压与在擦除状态下的阈值电压之间的值。结果，能够区分写入状态与擦除状态。
[0176]然后，将对在操作中的相应的施加电压进行描述。针对产品芯片的外部电源供应的电压是，例如，针对低击穿电压MISFET是1.5V，而针对高击穿电压MISFET是5V。在存储器操作中，通过在芯片中的电压生成电路来生成除了这些电压之外的其它电压。例如，通过由高击穿电压MISFET形成的电压生成电路生成在较高电压的SSI写入的时候用于Vmg的10V电压。在电压生成电路中，电荷累积、电压平滑等，要求如在图17的电容器元件区域1C中示出的电容器元件。〈关于本实施例的效果〉
[0177]下面，将对比较示例的半导体器件，S卩，具有分离栅极型M0N0S存储器和包括嵌入在半导体衬底的顶表面中的沟槽中的具有较小膜厚度的上电极的电容器的存储器元件的半导体器件，的问题进行说明。由此，将对本实施例的效果进行描述。此处，图38至图40中的每一个示出了比较示例的半导体器件的截面图。
[0178]在本实施例和比较示例的每一个半导体器件中，如参照图1至图15所描述的，在外围电路区域1B中的MISFET Q1通过使用后栅极工艺而形成。换言之，在本实施例和比较示例中，形成虚设栅极电极DG(见图10)，并且用层间绝缘膜IL1覆盖虚设栅极电极DG;然后，抛光步骤使虚设栅极电极DG的顶表面暴露出来;然后，用金属栅极电极置换虚设栅极电极DG。
[0179]在这种后栅极工艺中，执行对每个栅极电极的顶部进行抛光的抛光步骤。因此，难以形成由形成在半导体衬底之上的第一导体膜(下电极)和第二导体膜(上电极)的层合膜形成的电容器元件。这是因为以下原因:即使当第二导体膜形成在第一导体膜之上时，抛光步骤也去除第二导体膜。在这种情况下，在本实施例和以下比较示例中，形成如下这样的电容器元件，其中将半导体衬底设置为下电极、并且将在半导体衬底之上的多晶硅膜设置为上电极。
[0180]进一步地，在本实施例和以下比较示例中，通过干法蚀刻方法在半导体衬底的主表面中形成沟槽;并且将上电极部分地嵌入在沟槽中。这导致在上电极与半导体衬底之间的面对面积增加，这使得能够增加电容。在本申请中，这种元件可以称为沟槽电容器元件。
[0181]作为比较示例，图38示出了半导体器件的截面图，该半导体器件包括在存储器单元区域1A中的分离栅极型M0N0S存储器、在外围电路区域1B中的MISFET Q1、和在电容器元件区域1C中的电容器元件CE1。电容器元件CE1包括部分地嵌入在形成在半导体衬底SB的主表面中的沟槽D2中的上电极UEa、和由正下方的半导体衬底SB形成的下电极。
[0182]如图38所示，电容器元件CE1在其顶部处被层间绝缘膜IL1和IL2覆盖。此处，比较示例的半导体器件与本实施例的半导体器件的不同之处在于，电容器元件CE1的上电极UEa 的膜厚度更小。例如，上电极UEa由用于形成存储器栅极电极MG的多晶硅膜PS2(见图8)形成。换言之，用于形成存储器栅极电极MG的多晶硅膜PS2的膜厚度小于用于形成控制栅极电极CG的多晶硅膜PS1(见图6)的膜厚度。因此，比较示例的上电极UEa的膜厚度小于控制栅极电极CG的厚度。
[0183]存储器栅极电极MG的栅极长度，S卩，形成存储器栅极电极MG的多晶硅膜PS2(见图 8)的膜厚度，较小的原因如下。
[0184]分离栅极型M0N0S存储器具有其中两个晶体管彼此耦合的结构。当电流从在形成 M0N0S存储器的存储器单元MC的控制栅极电极CG之侧的漏极区域流到在存储器栅极电极MG 侧的源极区域时，包括存储器栅极电极MG的存储器晶体管的沟道电阻为高(存储器栅极电极MG的栅极长度为大)。由此，导致电压降。结果，包括控制栅极电极CG的控制晶体管的源极电位增加，导致在控制晶体管的栅极与源极之间的电压减小。因此，电流值在控制栅极电极 CG侧被抑制。
[0185]另一方面，当在控制栅极电极CG之下的沟道电阻为大时，导致电压降，但是存储器晶体管的栅极-源极电压不太可能减小。即，存储器晶体管的漏极电压受电压降的影响，并且减小。然而，在饱和区域中，即使当漏极电压略微减小时，也几乎不导致电流发生变化。因此，即使当控制栅极电极CG的栅极长度大于存储器栅极电极MG的栅极长度时，对存储器单元的特性的影响也较小。从到目前为止提到的说明，要求存储器栅极电极MG由膜厚度比用于形成控制栅极电极CG的多晶硅膜PS1的更小的多晶硅膜PS2形成。
[0186]从防止电压降、改进存储器单元的操作速度等观点来看，存储器栅极电极MG的栅极长度期望地更小。因此，可以考虑，减小用于形成存储器栅极电极MG的多晶硅膜PS2的膜厚度，以便通过半导体器件的微型化等来减小存储器栅极电极MG的栅极长度。此处，当如在比较示例中一样、处理用于形成存储器栅极电极MG的多晶硅膜PS2、从而形成电容器元件 CE1的上电极UEa时，多晶硅膜PS2的膜厚度成为小于沟槽D2的开口宽度的1/2。由此，沟槽D2 可能无法被多晶硅膜PS2完全地填充。
[0187]在这种情况下，如图38所示，上电极UEa沿着沟槽D2的侧壁和底表面部分地形成在每个沟槽D2中；并且深凹部形成在沟槽D2正上方在上电极UEa的顶表面中。即，上电极UEa的顶表面无法形成为是近乎平整的。因此，即使当执行参照图13所描述的抛光步骤时，凹部也保留在上电极UEa的顶表面中。顺便提及，当上电极UEa的膜厚度小于控制栅极电极CG的在抛光步骤之后形成的厚度时，在抛光步骤中，不对上电极UEa的顶表面进行抛光。换言之，即使当执行抛光时，上电极UEa的顶表面也不暴露出来，并且保持被层间绝缘膜IL1覆盖。
[0188]在这种情况下，在参照图15所描述的硅化物层S2的形成步骤中，无法在上电极UEa 的顶表面处形成硅化物层S2。因此，即使当将接触塞与上电极UEa的顶表面耦合时，也无法减小在接触塞与上电极UEa之间的耦合电阻。这不利地降低了电容器元件CE1的特性。
[0189]然而，当将深凹部如上面描述的形成在上电极UEa的顶表面中的沟槽D2正上方时， 可以在侧壁SW的形成步骤中在凹部的内部生成残留物RD。在这种情况下，之后，残留物RD可以剥落，由此产生异物。异物的形成导致半导体器件的缺陷。[〇190]与此相反，在本实施例中，控制栅极电极CG和上电极UE由相同的多晶硅膜PS1 (见图6)形成。因此，在参照图13所描述的抛光步骤之后，控制栅极电极CG和上电极UE具有相同的高度，并且从层间绝缘膜IL1暴露出来。因此，在参照图15所描述的第二自对准硅化物工艺中，在上电极UE的顶表面处形成硅化物层S2。
[0191]因此，如在比较示例中的，由于上电极的小的膜厚度的影响，在上电极的顶表面处不形成硅化物层。这可以防止在上电极与接触塞之间的耦合电阻的增加。由此，能够防止电容器元件由于耦合电阻的增加的影响而停止正常地操作。这可以改进半导体器件的可靠性。
[0192]S卩，在本实施例中，即使在参照图13所描述的抛光步骤之后，控制栅极电极CG和上电极UE也具有相同的膜厚度。因此，上电极UE的顶表面未被层间绝缘膜IL1覆盖。因此，按照与上电极UE的顶表面接触的方式形成硅化物层S2。如图17所示，上电极UE的顶表面未被层间绝缘膜IL1覆盖，并且被层间绝缘膜IL2覆盖。换言之，在平面图中，层间绝缘膜IL1和上电极UE彼此不重叠。
[0193]进一步地，能够防止在上电极UE的顶表面中形成深的凹部。这可以防止以下情况: 将残留物RD(见图38)保留在凹部中，并且，随后，残留物RD剥落，变为异物，这就导致半导体器件的缺陷。
[0194]如上面描述的，用于形成控制栅极电极CG的多晶硅膜PS1(见图11)具有较大的膜厚度。因此，多晶硅膜PS 1可以完全地填充沟槽D2。多晶硅膜PS 1的膜厚度较大的第一个原因如下:为了防止存储器单元MC的晶体管特性发生偏差，多晶硅膜PS1形成为在某种程度上具有大的膜厚度。
[0195]换言之，要求在抛光步骤之前的控制栅极电极CG:具有足够的高度(厚度)，以防止用于形成形成源极/漏极区域的rT型半导体区域EX和n+型半导体区域DF而注入的杂质通过栅极电极、并且注入到其中形成有沟道的部分中。即，在参照图11所描述的离子注入步骤中，当杂质离子通过控制栅极电极CG、并且掺杂到半导体衬底SB的主表面中时，晶体管的特性发生变化。因此，为了防止这点，要求在抛光步骤之前的控制栅极电极CG，S卩，多晶硅膜 PS1(见图6)，形成为具有等于或者大于规定厚度的厚度。
[0196]具体地，在参照图11所描述的离子注入的时候，要求控制栅极电极CG的厚度大于形成源极/漏极区域的rT型半导体区域EX的厚度(深度)和n+型半导体区域DF的厚度(深度) 中的任何一个。
[0197]同时，多晶硅膜PS1的膜厚度较大的第二个原因如下:如参照图13所描述的，在采用后栅极工艺的情况下，当对层间绝缘膜IL1的顶表面进行抛光时，执行了通过抛光而部分地去除控制栅极电极CG的顶表面的过度抛光；因此，预先将形成控制栅极电极CG的多晶硅膜PS1的膜厚度设置为更大。
[0198]换言之，在后栅极工艺中，用层间绝缘膜IL1填充在图12中示出的虚设栅极电极DG 和控制栅极电极CG。然后，如参照图13所描述的，通过使用CMP方法等，对层间绝缘膜IL1的顶表面进行抛光。在该步骤中，难以进行以下内容:通过精确地控制抛光量，不去除虚设栅极电极DG的顶表面，并且使顶表面从层间绝缘膜IL1和绝缘膜IF5(见图12)暴露出来。因此， 在抛光的时候，在通过抛光将虚设栅极电极DG的顶表面去除到一定程度的时候，停止抛光。 结果，使虚设栅极电极DG的顶表面暴露出来。
[0199]在该步骤中，当控制栅极电极CG和虚设栅极电极DG的膜厚度变得过小时，稍后形成的控制晶体管和MISFET Q1可能会停止正常地操作。因此，要求用于形成控制栅极电极CG 和虚设栅极电极DG的多晶硅膜PS1预先确保大的膜厚度。
[0200]进一步地，如参照图15所描述的，金属栅极电极的栅极电极G1形成在外围电路区域1B中。然后，为了减小控制栅极电极CG和存储器栅极电极MG的电阻，期望地，使控制栅极电极CG和存储器栅极电极MG的相应顶表面硅化，从而提供硅化物层S2。然而，在参照图13所描述的抛光步骤中，当控制栅极电极CG变得太薄时，硅化物层S2与栅极绝缘膜GI1相接触。由此，可以想到，允许栅极绝缘膜GI1和栅极电极的材料彼此反应。在这种情况下，发生了称为费米能级钉扎的现象，控制栅极电极CG的有效功函数发生了变化。这不利地导致MOSFET 的阈值电压的绝对值的增加。
[0201]因此，当控制栅极电极CG过薄，并且形成的硅化物层S2的膜厚度在相应存储器单元MC之间不同时，其中使控制栅极电极CG硅化至其与栅极绝缘膜GI1的顶表面接触的位置的存储器单元MC、和其中由硅膜形成的控制栅极电极CG保留在硅化物层S2与栅极电极GI1 之间的存储器单元MC，可以彼此混在一起。在这种情况下，多个存储器单元MC在性能上彼此不同。在这种情况下，为了避免在性能上发生这种偏差，要求用于形成控制栅极电极CG的多晶硅膜PS1预先形成为厚的。
[0202]顺便提及，也可以考虑根据制造方法分开地沉积用于形成控制栅极电极CG的多晶硅膜、和用于形成虚设栅极电极DG的多晶硅膜。在这种情况下，也可以考虑导致在多晶硅膜之间的在膜厚度上的差异。然而，即使当控制栅极电极CG和虚设栅极电极DG由此由不同的多晶硅膜形成时，为了在抛光步骤中在层间绝缘膜IL1和相应栅极电极的相应顶表面之间保持高度上的均匀性，要求多晶硅膜具有均匀的膜厚度。因此，在后栅极工艺中，用于形成控制栅极电极CG的多晶硅膜PS1具有较大的膜厚度。
[0203]进一步地，在参照图4和图5所描述的虚设元件隔离区域DEI的去除步骤中，利用保留在相邻沟槽D2之间的半导体衬底SB之上的绝缘膜IF1和IF2的层合膜，来执行干法蚀刻。 然而，当在去除在图4中示出的绝缘膜IF1和IF2之后执行干法蚀刻时，大大破坏了半导体衬底SB的顶表面。换言之，在相邻沟槽D2之间的半导体衬底SB的表面暴露出来，并且由此被干法蚀刻的等离子体破坏。因此，随后形成的上电极UE(见图17)质量差，这不利地降低了半导体器件的可靠性。[〇2〇4]然而，当覆盖在沟槽D2之间的半导体衬底SB的顶表面的膜仅仅是氧化硅膜时，该氧化硅膜在干法蚀刻的初始阶段中被消除。因此，相似地，半导体衬底SB的表面被破坏，这不利地降低了半导体器件的可靠性。
[0205]与此相反，在本实施例中，在干法蚀刻中，将每个由更难以被去除的多晶硅膜形成的绝缘膜IF2和绝缘膜IF1用作掩膜。这可以防止在相邻沟槽D2之间的半导体衬底SB的顶表面被干法蚀刻破坏。
[0206]进一步地，为了避免发生如上面描述的破坏，可以考虑不通过干法蚀刻而是通过湿法蚀刻来执行参照图5所描述的虚设元件隔离区域DEI的去除步骤。然而，在这种情况下， 沟槽D2的底表面的端部的角部、和沟槽D2的侧壁的顶部的角部中的每一个，呈角状形状。这不利地导致泄漏电流在电容器元件中的上电极与下电极之间通过。[〇2〇7] S卩，如在图39和图40中的比较示例所示，当虚设元件隔离区域通过湿法蚀刻被去除时，沟槽电容器元件的包括嵌入在其中的上电极NUE (见图39)或者PUE (见图40)的沟槽 D2a，在其底表面端和侧壁上端两者处呈角状形状。沟槽D2a的底表面端和侧壁上端的相应角部几乎不被圆化，如在图4中示出的沟槽D1的底表面端和侧壁上端的相应角部一样。因此，在图39和图40中示出的角部处，变得更可能发生电场集中。[〇2〇8]顺便提及，图39和图40中的每一个是示出了比较示例的半导体器件的截面图，并且每一个以放大的比例示出了在沟槽电容器元件的沟槽部附近的部分。在图39中，在形成沟槽电容器元件的下电极的半导体衬底SB的主表面中，形成n型阱NWL;并且在半导体衬底SB之上，经由绝缘膜IF4形成由n型多晶硅膜形成的上电极NUE。在图40中，在形成沟槽电容器元件的下电极的半导体衬底SB的主表面中，形成p型阱PWL;并且在半导体衬底SB之上，经由绝缘膜IF4形成由p型多晶硅膜形成的上电极PUE。
[0209] 如图39所示，在由n型上电极NUE和n型讲NWL形成的沟槽电容器元件中，在向n型上电极NUE施加正电位时，电场集中发生在沟槽D2a的上端的角部的阱NWL中。结果，n型半导体的多数载流子的电子在该角部处从阱NWL流至上电极NUE侧。因此，泄漏电流缩短了在角部附近的绝缘膜IF4等的寿命。这不利地降低了如电容器元件的可靠性。在图39中，用箭头指示了电子出于前述原因而流出的位置。[〇21〇] 进一步地，如图40所示，在由p型上电极PUE和p型讲PWL开$成的沟槽电容器元件中， 在向上电极PUE施加负电位时，电场集中发生在沟槽D2a的上端的角部的阱PWL中。结果，p型半导体的多数载流子的空穴从在角部处的阱PWL流至上电极PUE侧。因此，泄漏电流缩短了在角部附近的绝缘膜IF4等的寿命。这不利地降低了如电容器元件的可靠性。在图40中，用箭头指示了电子出于前述原因而流出的位置。[〇211 ]进一步地，如图40所示，在由p型上电极PUE和p型讲PWL开$成的沟槽电容器元件中， 当施加至电容器元件的电极的电场为大时，在上电极PUE上的少数载流子的电子由于能带的弯曲而朝着阱PWL流动。在该步骤中，由于在沟槽D2a的底表面端附近的上电极PUE(S卩，上电极PUE的角部)处的电场集中的作用，电子的流动变得尤其明显。泄漏电流缩短了在角部附近的绝缘膜IF4等的寿命。在图40中，用箭头指示了电子出于前述原因而流出的位置。
[0212]由此，不利地，在n型沟槽电容器元件中，由于沟槽D2a的上端的形状的作用，倾向于导致泄漏电流;并且在P型沟道电容器元件中，由于沟槽D2a的上端和底表面端的形状的作用，倾向于导致泄漏电流。
[0213]与此相反，在本实施例中，如图4和图5所示，通过使用干法蚀刻而非湿法蚀刻，来去除虚设元件隔离区域DEI。结果，通过干法蚀刻切割并且圆化沟槽D2的侧壁的顶部的角部。然而，通过干法蚀刻切割沟槽D2的底表面的中央部分。因此，沟槽D2的底表面端被圆化。 因此，如图17所示，当利用嵌入在沟槽D2中的上电极UE向电容器元件CE的每个电极施加电压时，能够缓和在沟槽D2中的上电极的底表面端处的阱WL3、和沟槽D2的侧壁上端中生成的电场。[〇214]因此，能够防止电场集中发生在沟槽电容器元件的沟槽D2的角部处。因此，能够防止在下电极与上电极UE之间生成泄漏电流，并且防止中介在下电极与上电极UE之间的绝缘膜IF4的寿命的缩短。因此，能够防止由于泄漏电流的生成或者电容器元件CE的寿命的缩短而造成半导体器件的可靠性的降低。
[0215]进一步地，如图6所示，在本实施例中，将通过氧化处理在沟槽D2的侧壁和底表面处形成牺牲氧化物层、随后去除牺牲氧化物层的步骤，重复地执行两次。因此，能够通过参照图5所描述的干法蚀刻步骤，去除对沟槽D2的侧壁和底表面造成的损伤。因此，能够改进半导体器件的可靠性。
[0216]进一步地，当虚设元件隔离区域通过湿法蚀刻被去除时，有必要防止在沟槽D1(见图4)中的元件隔离区域EI被湿法蚀刻去除。这产生了在沟槽D1与沟槽D2之间确保大空间的必要性，这不利地阻碍了半导体器件的微型化。换言之，通过在湿法蚀刻(各向同性蚀刻)中使用的化学品，除了虚设元件隔离区域DEI之外，还去除了在半导体衬底SB的主表面之上的绝缘膜IF1等。由此，可以考虑使从光致抗蚀剂膜PR1暴露出来的绝缘膜IF1后退至在被光致抗蚀剂膜PR1覆盖的区域中的元件隔离区域EI。在这种情况下，化学品到达元件隔离区域 EI，从而使得甚至元件隔离区域EI也可能被去除。因此，为了防止这点，变得有必要扩大在沟槽D2与沟槽D1之间的距离。[〇217]与此相反，在本实施例中，虚设元件隔离区域通过干法蚀刻步骤被去除。因此，元件隔离区域EI未被去除。因此，能够减小在沟槽D2与沟槽D1之间的距离，这能够有利于半导体器件的微型化。
[0218]〈关于第一修改示例〉
[0219]下面，将参照图18和图19对本实施例的半导体器件的第一修改示例进行描述。图 18和图19中的每一个是用于图示用于制造本实施例的第一修改示例的半导体器件的方法的截面图。与图1至图15和图17—样，图18和图19中的每一个示出了存储器单元区域1A、夕卜围电路区域1B和电容器元件区域1C的截面。
[0220]在本修改示例中，将对以下进行说明:在沟槽电容器元件的沟槽的角部处的可靠性方面未导致问题的情况下，通过湿法蚀刻(各向同性蚀刻)来去除虚设元件隔离区域。
[0221]在本修改示例的制造步骤中，首先，执行参照图1至图3描述的步骤。然后，如图18 所示，去除绝缘膜IF2。随后，执行半导体衬底SB的主表面的清洁步骤。随后，在半导体衬底 SB的表面处形成牺牲氧化物膜。然后，对每个区域选择性地执行离子注入，从而形成阱WL1 至WL3。然后，执行热处理，从而使杂质在阱WL1至WL3中扩散。
[0222]然后，在半导体衬底SB的主表面之上形成光致抗蚀剂膜PR2。此处，与参照图4所描述的光致抗蚀剂膜PR1相比，光致抗蚀剂膜PR2的在电容器元件区域1C中的沟槽D1和D2之间的终止部分与沟槽D1的端部更大地分离。进一步地，此处，与图4的结构的不同之处在于，在电容器区域1C中的沟槽D1和沟槽D2极大地彼此分离。
[0223]这是出于以下原因:有必要防止，通过湿法蚀刻去除在沟槽D1中的元件隔离区域 EI，以便接下来待执行的对虚设元件隔离区域DEI的去除。即，有必要防止以下情况:通过湿法蚀刻各向同性地蚀刻绝缘膜IF1，并且使其后退至沟槽D1;结果，在电容器元件区域1C中， 去除了在被光致抗蚀剂膜PR2覆盖的沟槽D1中的元件隔离区域EI。因此，此处，为了防止绝缘膜IF1后退至沟槽D1，确保了在光致抗蚀剂膜PR2的终止部分附近的、与待被光致抗蚀剂膜PR2覆盖的沟槽D1相邻的绝缘膜IF1的大的宽度。
[0224]随后的步骤未具体地示出。然而，通过将光致抗蚀剂膜PR2用作掩膜，来执行湿法蚀刻。由此，去除从光致抗蚀剂膜PR2暴露出来的绝缘膜IF1和虚设元件隔离区域DEI。结果， 使沟槽D2的侧壁和底表面暴露出来。随后，在去除光致抗蚀剂膜PR2之后，去除牺牲氧化物膜。然后，按照与参照图6所描述的步骤相同的方式，形成绝缘膜IF3和IF4、多晶硅膜PS1、和绝缘膜IF5。然而，此处不执行参照图6所描述的两个牺牲氧化步骤。
[0225]然后，执行参照图7至图17所描述的步骤。结果，完成在图19中示出的本修改示例的半导体器件。此处，通过湿法蚀刻去除虚设元件隔离区域DEI。因此，沟槽D2的底表面端和侧壁的顶部的相应角部几乎不被圆化，与沟槽D1—样。
[0226]如在本修改示例中，几乎不导致在如参照图39至图40所描述的沟槽电容器元件中的泄漏电流，并且不导致问题。在这种情况下，即使当通过湿法蚀刻去除虚设元件隔离区域 DEI(见图18)时，也不降低半导体器件的可靠性。如在本修改示例中，当通过湿法蚀刻去除虚设元件隔离区域DEI时，可以获得以下效果。
[0227]S卩，不通过干法蚀刻去除在沟槽D2中的虚设元件隔离区域DEI。这可以防止由于干法蚀刻而对半导体衬底SB的表面，包括对沟槽D2的侧壁和底表面，造成等离子体破坏。
[0228]进一步地，半导体衬底SB的表面不经受如上面描述的等离子体破坏。因此，在去除虚设元件隔离区域DEI之后，不要求执行如参照图6所描述的两个牺牲氧化步骤。当执行牺牲氧化步骤时，要求在形成牺牲氧化物膜之后、执行形成阱WL1至WL3的离子注入步骤。然而，在本修改示例中，不执行牺牲氧化步骤。因此，在图18中示出的虚设元件隔离区域DEI的去除步骤之前，换言之，在形成光致抗蚀剂膜PR2之前，可以形成阱WL1至WL3。
[0229]此处，当在不同条件下分别对存储器单元区域1A、外围电路区域1B和电容器元件区域1C进行离子注入、从而形成阱WL1至WL3时，针对用于形成每个阱的每次离子注入形成/ 去除光致抗蚀剂图案。如果在去除虚设元件隔离区域DEI之后、重复光致抗蚀剂图案的这种形成/去除步骤，可能变得难以完全地去除在沟槽D2中的光致抗蚀剂图案。在这种情况下， 由于清洁而导致增加制造成本的问题，或者由于光致抗蚀剂膜在沟槽D2中的部分剩余而导致半导体器件的可靠性降低的问题。[〇23〇]与此相反，在本修改示例中，利用用虚设元件隔离区域DEI填充的沟槽D2,可以形成阱WL1至WL3。因此，能够容易地执行光致抗蚀剂图案的形成/去除，用于不同地形成相应的阱。
[0231]进一步地，在本修改示例中，与参照图1至图17所描述的实施例一样，通过使用用于形成控制栅极电极CG的多晶硅膜，来形成用于填充沟槽D2的上电极UE。因此，与在图38中示出的比较示例相比，可以改进上电极UE的顶表面的平整度。结果，能够防止由于在上电极 UE的顶表面中的凹部的影响而发生有缺陷的沉积。进一步地，能够防止以下情况:在上电极 UE的顶表面中形成凹部，从而使得在每个凹部中生成残留物或者空腔。而且，能够防止上电极UE的顶表面在高度上减小。因此，可以在上电极UE之上形成硅化物层S2。[〇232]〈关于第二修改示例〉[〇233]下面，将参照图20对本实施例的半导体器件的第二修改示例进行描述。图20是用于图示用于制造本实施例的第二修改示例的半导体器件的方法的截面图。与图1至图15和图17—样，图20示出了存储器单元区域1A、外围电路区域1B和电容器元件区域1C的截面。
[0234]在本修改示例中，将对以下进行说明:在完全地去除虚设元件隔离区域之前，使得用于去除参照图5所描述的虚设元件隔离区域的干法蚀刻停止;结果，将绝缘膜保留在其中嵌入有电容器元件的上电极的沟槽的底部处。
[0235]在本修改示例的制造步骤中，首先，执行与参照图1至图5所描述的步骤相同的步骤。然而，在参照图5所描述的干法蚀刻步骤中，不完全地去除虚设元件隔离区域DEI(见图 4)，并且在每个沟槽D2的内部的底部处，将由虚设元件隔离区域DEI形成的绝缘膜IF8保留下来。换言之，将与每个沟槽D2的底表面接触的绝缘膜IF8保留下来。
[0236]因此，不使沟槽D2的底表面暴露出来。然而，将沟槽D2的侧壁的顶部的角部圆化， 如参照图5所描述的。然而，不对沟槽D2的底表面进行干法蚀刻。因此，底表面的端部未被圆化，并且因此如沟槽D1的底表面端的角部一样呈角状。因此，沟槽D1和D2的相应底表面在高度上相等。然而，在相邻沟槽D2之间的半导体衬底SB的顶表面低于半导体衬底SB的主表面的在与沟槽D1相邻的区域中的位置的顶表面。
[0237]然后，如参照图6所描述的，形成绝缘膜IF3和IF4、多晶硅膜PS1、和绝缘膜IF5。此处，在电容器元件区域1C中的绝缘膜IF4通过氧化步骤而形成，并且因此不形成在沟槽D2的底表面和沟槽D2的被绝缘膜IF8覆盖的侧壁下部分处。换言之，在沟槽D2中，绝缘膜IF4仅仅形成在绝缘膜IF8之上。然后，执行参照图7至图17所描述的步骤。结果，完成在图20中示出的本修改示例的半导体器件。
[0238]在本修改示例中，可以获得以下效果。即，当通过氧化方法诸如热氧化在沟槽D2中形成绝缘膜IF4时，在沟槽D2的底部处，或者在该底部的角部处，由于由形状(诸如，沟槽D2 的深度)导致的应力的影响，绝缘膜IF4的膜厚度可能减小。当绝缘膜IF4由此而在厚度上部分地被减小时，绝缘膜IF4的绝缘性能降低，这不利地降低了半导体器件的可靠性。
[0239]与此相反，在本修改示例中，如图20所示，将虚设元件隔离区域DEI(见图4)部分地保留在沟槽D2的底部处。这可以防止在沟槽D2的底部处形成具有小的膜厚度的绝缘膜IF4。 因此，能够防止在电容器元件CE的上电极UE与下电极之间生成泄漏电流。因此，能够改进半导体器件的可靠性。[〇24〇]进一步地，在本修改示例中，不将沟槽D2的底表面端的角部圆化。因此，不能产生抑制由于对沟槽D2的底表面端的角部的圆化而生成泄漏电流的效果。然而，作为其它效果， 可以获得与在参照图1至图17所描述的实施例中的效果粗略相同的效果。
[0241]〈关于第三修改示例〉
[0242]下面，将参照图21对本实施例的半导体器件的第三修改示例进行描述。图21是用于图示制造本实施例的第三修改示例的半导体器件的方法的截面图。与图1至图15和图17 一样，图21示出了存储器单元区域1A、外围电路区域1B和电容器元件区域1C的截面。
[0243]在本修改示例中，与参照图6所描述的绝缘膜IF4的形成方法的不同之处在于，通过沉积方法诸如CVD方法而形成的沉积膜，形成了用于隔离电容器元件的电极的绝缘膜。其它制造步骤与参照图1至图17所描述的制造步骤相同。在本修改示例中，可以获得以下效果。
[0244]S卩，如在第二修改示例中描述的，在沟槽D2的底部处，通过氧化方法而形成的绝缘膜IF4(见图6)的膜厚度可能减小。这不利地降低了半导体器件的可靠性。
[0245]在这种情况下，在本修改示例中，不是通过氧化方法、而是通过CVD方法等，在图21 中示出的沟槽D2的底表面之上和侧壁之上按均匀的膜厚度来沉积并且形成由氧化硅膜形成的绝缘膜IF9。这可以防止由于在沟槽D2的底部处的绝缘膜的膜厚度的减小而降低可靠性。进一步地，此外，在本修改示例中，可以获得与在参照图1至图17所描述的实施例中的效果粗略相同的效果。
[0246]〈关于第四修改示例〉
[0247]下面，将参照图22对本实施例的半导体器件的第四修改示例进行描述。图22是用于图示用于制造本实施例的第四修改示例的半导体器件的方法的截面图。与图1至图15和图17—样，图22示出了存储器单元区域1A、外围电路区域1B和电容器元件区域1C的截面。
[0248]在本修改示例中，与参照图6所描述的绝缘膜IF4的形成方法的不同之处在于，用于在电容器元件CE的上电极UE与下电极之间建立绝缘的绝缘膜，由分别通过热氧化方法和沉积方法形成的两个绝缘膜形成的层合膜形成。即，如参照图6所描述的，在通过热氧化方法形成绝缘膜IF4之后，通过沉积方法诸如CVD方法来形成绝缘膜IF9。将按照这种方式形成的绝缘膜IF4和IF9的层合膜保留为用于在电容器元件CE的上电极UE与下电极之间建立隔离的绝缘膜。其它制造步骤与参照图1至图17所描述的制造步骤相同。在本修改示例中，可以获得以下效果。
[0249]S卩，当通过CVD方法等沉积并且形成用于在电容器元件的上电极与下电极之间建立绝缘的绝缘膜时，绝缘膜在绝缘性质等的可靠性上可以逊于通过氧化方法诸如热氧化方法而形成的绝缘膜。与此相反，在本修改示例中，通过氧化方法形成的绝缘膜IF4和通过沉积方法形成的绝缘膜IF9的层合膜，在上电极UE与下电极之间建立绝缘。
[0250]在这种情况下，可以考虑在沟槽D2的底表面或者底表面角部处减小下侧热氧化物膜的绝缘膜IF4的厚度。然而，由具有均匀膜厚度的氧化硅膜形成的绝缘膜IF9堆叠在其之上。因此，能够防止用于在电容器元件CE的上电极UE与下电极之间建立隔离的绝缘膜的可靠性的降低。此外，在本修改示例中，可以获得与在参照图1至图17所描述的实施例中的效果粗略相同的效果。顺便提及，在半导体衬底SB之上，形成用于半导体器件等的输入/输出的高击穿电压MISFET(未示出)。由此，可以考虑，针对在本修改示例和第三修改示例中的高击穿电压MISFET的每个栅极绝缘膜，使用通过与用于在电容器元件CE的上电极UE与下电极之间建立绝缘的绝缘膜的步骤相同的步骤而形成的膜。
[0251]第二实施例
[0252]下面，将参照图23至图27对第二实施例的半导体器件的制造步骤进行描述。图23 至图27中的每一个是用于图示用于制造本实施例的半导体器件的方法的截面图。与图1至图15和图17—样，图23至图27中的每一个示出了存储器单元区域1A、外围电路区域1B和电容器元件区域1C的截面。
[0253]在第一实施例中，已经对以下进行了说明:在去除虚设元件隔离区域DEI(见图4) 之后，去除用作掩膜以便形成用于将元件隔离区域和沟槽电容器元件嵌入在其中的沟槽的绝缘膜IF2(见图4)。与此相反，下面，将对以下步骤进行说明:在去除由用作掩膜以便形成沟槽的氮化硅膜形成的绝缘膜之后，去除虚设元件隔离区域。进一步地，在本实施例中，不是使用后栅极工艺，而是使用在外围电路区域中形成MISFET的源极/漏极区域之前形成栅极电极的步骤，即，所谓的先栅极工艺。
[0254]在本修改示例的制造步骤中，首先，执行参照图1至图3描述的步骤。然后，如图23 所示，通过湿法蚀刻去除绝缘膜IF2。然后，在半导体衬底SB的主表面之上，形成光致抗蚀剂膜PR1。光致抗蚀剂膜PR1的布局与参照例如图4描述的光致抗蚀剂膜PR1的布局相同。
[0255]然后，如图24所示，通过将PR1用作掩膜来执行干法蚀刻，从而去除虚设元件隔离区域DEI和绝缘膜IF1。然后，去除光致抗蚀剂膜PR1。在该步骤中，与第一实施例的不同之处在于，不将由氮化硅膜(见图5)形成的绝缘膜IF2用作掩膜。因此，在蚀刻的早期阶段中，去除绝缘膜IF1。因此，直到完全地去除虚设元件隔离区域DEI为止，在沟槽D2附近的半导体衬底SB的主表面比在第一实施例的情况下更大地后退。具体而言，在相邻沟槽D2之间的半导体衬底SB的顶表面的高度明显减小。换言之，在其中布置有多个沟槽D2的区域中，半导体衬底SB的主表面的高度明显减小。[〇256]顺便提及，此处所指的其中布置有沟槽D2的区域是从光致抗蚀剂膜PR1暴露出来以便通过参照图23所描述的步骤去除虚设元件隔离区域DEI的区域。换言之，其中布置有沟槽D2的区域表示在图16中示出的布局中被环形元件隔离区域EI围绕的区域，S卩，用于在下电极的半导体衬底与上电极UE之间生成电容的区域(有源区域)的、其中抗蚀剂在通过参照图23所描述的步骤中被打开的区域。上电极UE的端部位于元件隔离区域EI正上方，并且围绕在其中布置有沟槽D2的区域。
[0257]然后，如图25所示，执行与参照图6所描述的步骤相同的步骤，从而形成绝缘膜IF3 和IF4、和多晶硅膜PS1。然而，此处，不形成封盖绝缘膜的绝缘膜IF5 (见图6)。此处，在其中形成有多个沟槽D2的区域中，半导体衬底SB的主表面的高度为低。因此，形成在该区域之上的多晶硅膜PS1的顶表面的高度低于在其它区域中的多晶硅膜PS1的顶表面的高度。
[0258]此处，在形成绝缘膜IF3和IF4之前，对半导体衬底SB的表面进行牺牲氧化，从而形成与半导体衬底SB的表面接触的牺牲氧化物膜。然后，在形成绝缘膜IF3和IF4之前，执行去除牺牲氧化物膜的步骤。结果，能够去除由于参照图24所描述的干法蚀刻对半导体衬底SB 的表面造成的破坏。
[0259]然后，如图26所示，执行与参照图7至图11所描述的步骤相同的步骤，从而形成存储器单元MC、MISFET Q2、和电容器元件CE。换言之，存储器单元MC包括:包括控制栅极电极 CG的控制晶体管、和包括存储器栅极电极MG的存储器晶体管。电容器元件CE由具有在宽范围内部分地凹陷的顶表面的上电极UE以及由在上电极UE正下方的半导体衬底SB形成的下电极形成。在外围电路区域1B中，不执行用金属栅极电极的置换。因此，MISFET Q1具有由多晶硅膜PS1形成的栅极电极G2。[〇26〇] 此处，不形成绝缘膜IF5(见图6)。因此，通过参照图11所描述的自对准硅化物工艺，在控制栅极电极CG、存储器栅极电极MG、栅极电极G2和上电极UE的相应顶表面处，分别形成硅化物层S1。进一步地，与后栅极工艺一样，不要求用另一栅极电极置换虚设栅极电极。因此，不执行参照图13所描述的抛光步骤。
[0261] 随后，按照覆盖存储器单元MC、MISFET Q2和电容器元件CE的方式，来形成层间绝缘膜IL1。此处，层间绝缘膜IL1的顶表面受每个栅极电极、上电极UE等的形状的影响，并且具有不均匀性。换言之，例如，在栅极电极G2正上方，层间绝缘膜IL1的顶表面以凸出的形式上升。层间绝缘膜IL1的在凸出部分处的顶表面的高度在顶表面的高度上大于层间绝缘膜 IL1的在其侧方的区域中的顶表面的高度。相似地，在上电极UE正上方，层间绝缘膜IL1的顶表面以凸出的形式上升，并且在顶表面的高度上大于层间绝缘膜IL1的在其侧方的区域中的顶表面。[〇262]然而，在其中布置有沟槽D2的区域正上方，上电极UE的顶表面在高度上低于上电极UE的在横向方向上的端部的顶表面。因此，而且，在上电极UE正上方的层间绝缘膜IL1的顶表面的、凸状上升部的在横向方向上的中央部分(即，在其中布置有沟槽D2的区域)正上方的部分，在其顶表面的高度上为低。此处，其中布置有沟槽D2的区域在平面图中具有非常大的面积，以便确保电容器元件CE的电容。因此，在除了在上电极UE正上方的区域的端部之外的大区域中，在上电极UE正上方的层间绝缘膜IL1的顶表面在顶表面的高度上更低。 [〇263]换言之，在其中布置有沟槽D2的区域(有源区域)正上方的层间绝缘膜IL1的顶表面的高度，低于在上电极UE的端部正上方的层间绝缘膜IL的高度，并且在平面图中，高于在上电极UE侧方的区域中的半导体衬底SB(例如，在电容器元件区域1C中的n+型半导体区域 DF)正上方的、层间绝缘膜IL1的顶表面的高度。
[0264]当在随后的步骤中通过例如CMP方法对层间绝缘膜IL1的顶表面进行抛光时，从改进顶表面的平整度的观点来看，这种层间绝缘膜IL1的顶表面的形状是有利的。即，当层间绝缘膜IL1的顶表面在占用了如其中布置有沟槽D2的区域的大面积的区域的正上方升高时，难以平面化层间绝缘膜IL1的在这种区域中的顶表面、和层间绝缘膜IL1的在其它区域中的顶表面。
[0265]换言之，当在其中布置有沟槽D2的区域正上方的层间绝缘膜IL1的顶表面、与在上电极UE的端部正上方的层间绝缘膜IL1的顶表面，具有相等的高度时，变得难以通过抛光步骤进行平面化。结果，变得不能对形成在层间绝缘膜IL1之上的层间绝缘膜、接线等正常地执行沉积/处理。
[0266]与此相反，在本实施例中，在参照图24所描述的干法蚀刻步骤中，在不将氮化硅膜用作掩膜的情况下执行蚀刻。这导致在其中布置有沟槽D2的区域中的半导体衬底SB的主表面的顶表面的高度更低。因此，如图27所示，形成在该区域正上方的上电极UE和层间绝缘膜 IL1，在宽的范围内在顶表面高度上为低。这可以产生有利于通过接下来待执行的抛光步骤而对层间绝缘膜IL1的顶表面进行平面化的效果。即，能够抑制在层间绝缘膜IL1的顶表面处生成阶形差异。即使无法将层间绝缘膜IL1的顶表面完全地平面化，也能够减小在层间绝缘膜IL1的顶表面处的阶形差异的大小。
[0267]然后，如图27所示，通过例如CMP方法，对层间绝缘膜IL1的顶表面进行抛光。然后， 执行与参照图17所描述的步骤相同的步骤，从而完成本实施例的半导体器件。然而，在抛光步骤中，不使控制栅极电极CG、存储器栅极电极MG和上电极UE、以及它们相应的上覆硅化物层S1暴露出来。进一步地，执行与参照如17所描述的步骤相同的步骤。然而，不要求形成层间绝缘膜IL2。因此，在层间绝缘膜IL1之上，不经由层间绝缘膜IL2形成层间绝缘膜IL3和接线Ml。进一步地，在控制栅极电极CG、存储器栅极电极MG和上电极UE的相应顶表面之上，已经形成有硅化物层S1。这消除了执行在第一实施例中描述的第二自对准硅化物工艺(见图 15)的必要性。
[0268]顺便提及，此处，已经对不形成绝缘膜IF5(见图6)的情况进行了说明。然而，以下的步骤也是可接受的:当执行参照图6所描述的步骤时，在形成绝缘膜IF5之后，执行图案化，从而将绝缘膜IF5仅仅保留在控制栅极电极CG正上方。在这种情况下，在完成的半导体器件中的控制栅极电极CG的顶表面保持被绝缘膜IF5覆盖，除了至控制栅极电极CG的馈送部分之外。
[0269]在本实施例中，如上面描述的，变得容易通过抛光步骤将层间绝缘膜IL1的顶表面平面化。这可以减少半导体器件的制造步骤所需的成本。进一步地，能够容易地改进在上电极UE正上方的层间绝缘膜IL1的顶表面的平整度。因此，能够防止以下情况:变得不能对待形成在层间绝缘膜IL1之上的层间绝缘膜、接线等正常地执行沉积/处理。
[0270]此外，本修改示例可以产生与参照图1至图17所描述的实施例的效果粗略相同的效果。然而，在参照图23和图24所描述的干法蚀刻步骤中，半导体衬底SB的主表面不被由氮化硅膜(见图4和图5)形成的绝缘膜IF2保护。因此，对通过干法蚀刻从在电容器元件区域1C 中的光致抗蚀剂膜暴露出来的半导体衬底SB表面造成的破坏，大于在第一实施例中对其的破坏。然而，可以通过在形成绝缘膜IF3和IF4(见图25)之前执行的牺牲氧化物膜的形成和去除步骤，来去除该破坏。[0271 ]〈关于修改示例〉
[0272]下面，将参照图28对本实施例的半导体器件的修改示例进行描述。图28是用于图示用于制造本实施例的修改示例的半导体器件的方法的截面图。与图27—样，图28示出了存储器单元区域1A、外围电路区域1B和电容器元件区域1C的截面。
[0273]在本修改示例中，与参照图23和图24所描述的制造步骤一样，在不被由氮化硅膜 (见图4)形成的绝缘膜IF2的保护下，执行干法蚀刻。结果，减小了在其中布置有沟槽D2的区域中的半导体衬底SB的顶表面的高度。这有利于层间绝缘膜IL1 (见图6)的顶表面的平面化。然而，此处，在外围电路区域1B中的MISFET Q1 (见图28)通过后栅极工艺而形成。[〇274]换言之，与本修改示例的制造步骤一样，执行与参照图23至图25所描述的步骤相同的步骤。然后，在多晶硅膜PS1之上，形成绝缘膜IF5(见图6)。然后，执行与参照图7至图17 所描述的步骤相同的步骤。结果，完成在图28中示出的本修改示例的半导体器件。
[0275]此处，参照图13所描述的抛光步骤减小上电极UE的顶表面的高度。然而，在其中布置有沟槽D2的区域正上方的上电极UE的顶表面低于上电极UE的端部的顶表面，S卩，在电容器元件区域1C中的元件隔离区域EI正上方的上电极UE的顶表面的高度。换言之，在沟槽D2 正上方的上电极UE的顶表面的位置低于在电容器元件区域1C中的元件隔离区域EI正上方的上电极UE的顶表面的位置。
[0276]因此，将在通过参照图6所描述的步骤中形成的绝缘膜IF5保留在上电极UE的部分的正上方。换言之，在电容器元件CE的有源区域正上方，在上电极UE与层间绝缘膜IL之间形成绝缘膜IF5。绝缘膜IF5不形成在上电极UE的端部与层间绝缘膜IL2之间。换言之，上电极 UE的端部的顶表面未被绝缘膜IF5覆盖。然而，当阶形差异还更大时，不仅可以将绝缘膜 IF5,还可能将层间绝缘膜IL1保留在其之上。顺便提及，图28示出了仅仅保留有绝缘膜IF5 的状态。
[0277]在这种情况下，在参照图15所描述的第二自对准硅化物工艺中，在上电极UE被绝缘膜IF5覆盖的这部分处的上电极UE的顶表面处，不形成硅化物层S2。然而，在其中布置有沟槽D2的区域正上方的上电极UE的顶表面不是用于确保与接触塞CP耦合的位置。因此，即使不形成硅化物层S2,也没有问题。换言之，用于向上电极UE提供电位的接触塞CP与覆盖上电极UE的端部的顶表面的硅化物层S2的顶表面耦合。这可以将在接触塞CP与上电极UE之间的接触电阻抑制到低水平。
[0278]另外，在本修改示例中，可以获得与在参照图23至图28所描述的实施例中的效果粗略相同的效果。
[0279]第三实施例[〇28〇]下面，将参照图29和图30对第三实施例的半导体器件的制造步骤进行描述。图29 是用于图示用于制造本实施例的半导体器件的方法的平面布局。图30是用于图示用于制造本实施例的半导体器件的方法的截面图。图30示出了在电容器元件区域1C中沿着图29的线 B-B的截面图。与图1至图15和图17—样，图30示出了存储器单元区域1A、外围电路区域1B和电容器元件区域1C的截面。[〇281]在图29中示出的平面布局仅仅示出了在电容器元件区域1C中的沟槽D1和D2、第一上电极UE1、第二上电极UE2、元件隔离区域E1、阱WL3、n+型半导体区域DF、和接触塞CP。进一步地，在图29中，用虚线指示了沟槽D1和D2、阱WL3、和元件隔离区域EI的在其被第一上电极 UE1和第二上电极UE2覆盖的部分处的轮廓。进一步地，也用虚线示出了被第二上电极UE2覆盖的第一上电极UE1的轮廓。
[0282]根据本实施例，通过先栅极工艺来形成每个MISFET，并且在电容器元件的上电极 (第一上电极)之上，提供另一个上电极(第二上电极)。顺便提及，下面，将对以下步骤进行说明:在形成第一上电极之后，形成用于形成存储器栅极电极和第二上电极的多晶硅膜。
[0283]在本实施例的半导体器件的制造步骤中，首先，执行与参照图1至图5所描述的步骤相同的步骤。然后，如在参照图6所描述的步骤中，形成绝缘膜IF3和IF4以及多晶硅膜 PS1。然而，此处，不形成绝缘膜IF5(见图6)。然后，执行与参照图7所描述的步骤相同的步骤，从而形成控制栅极电极CG。
[0284]然而，此处，执行图案化，从而形成控制栅极电极CG。另外，处理在电容器元件区域 1C中的多晶硅膜PS1(见图7)，从而形成第一上电极UE1。第一上电极UE1的结构与在第一实施例中描述的上电极的结构相同。然后，执行参照图8所描述的步骤。结果，控制栅极电极CG 和第一上电极UE1被0N0膜0N和多晶硅膜PS2 (见图8)覆盖。
[0285]随后，利用在被光致抗蚀剂膜覆盖的第一上电极UE1正上方的多晶硅膜PS2,执行干法蚀刻步骤，如参照图9所描述的。结果，去除多晶硅膜PS2和0N0膜0N的相应部分，从而在存储器单元区域1A中形成存储器栅极电极MG。然后，去除光致抗蚀剂膜。
[0286]此处，在通过光致抗蚀剂膜的保护免于干法蚀刻的区域中，S卩，在第一上电极UE1 正上方，经由0N0膜0N形成由多晶硅膜PS2形成的第二上电极UE2(见图30)。然而，在外围电路区域1B中，使多晶硅膜PS 1从0N0膜0N和多晶硅膜PS2暴露出来。
[0287]然后，处理多晶硅膜PS1，从而在外围电路区域1B中形成由多晶硅膜PS1形成的栅极电极G2。在本实施例中，不执行后栅极工艺，并且不用金属栅极电极置换栅极电极。因此， 此处形成在外围电路区域1B中的、形成稍后待形成的MISFET的，不是虚设栅极电极，而是栅极电极G2。
[0288]然后，执行与参照图11和图12所描述的步骤相同的步骤。结果，每个半导体元件的顶部被层间绝缘膜IL1覆盖。然后，对层间绝缘膜IL1的顶表面进行抛光。不执行后栅极工艺。因此，在随后的步骤中，不执行参照图13所描述的抛光步骤、和参照图14和图15所描述的栅极电极的置换步骤。进一步地，在参照图11所描述的步骤中，在控制栅极电极CG、存储器栅极电极MG、第一上电极UE 1和第二上电极UE2的相应的暴露出来的顶表面处，分别形成硅化物层S1。不执行抛光步骤，并且因此将硅化物层S1和第二上电极UE2保留下来，即使在稍后的步骤中也不去除。
[0289]然后，执行参照图16和图17所描述的步骤。结果，完成在图29和图30中示出的本实施例的半导体器件。此处，不形成层间绝缘膜IL2(见图17)。因此，在层间绝缘膜IL1之上，不经由层间绝缘膜IL2来形成第一布线层。在图30中未示出的区域中，如图29所示，接触塞CP 与不经由第一上电极UE1而形成在半导体衬底SB之上的第二上电极UE2的顶表面电耦合。
[0290]顺便提及，当控制栅极电极CG的顶表面部分地被封盖绝缘膜覆盖时，在参照图6所描述的步骤中，在多晶硅膜PS1之上，形成绝缘膜IF5。然后，在参照图7所描述的步骤，将绝缘膜IF5保留在控制栅极电极CG正上方，并且去除绝缘膜IF5的在其它区域中的部分。结果， 绝缘膜IF5不保留在稍后形成的第一上电极UE1与第二上电极UE2之间。
[0291]如图29所示，电容器元件CE的布局与第一实施例(见图16)的布局的不同之处在于，第二上电极UE2形成在第一上电极UE1之上。在平面图中，第二上电极UE2的部分与其中布置有沟槽D2的区域重叠，并且，第一上电极UEl和第二上电极UE2的其它部分与元件隔离区域EI重叠。在元件隔离区域EI正上方、并且其中第二上电极UE2和第一上电极UEl不彼此重叠的区域中，第二上电极UE2的端部的顶表面与接触塞CP耦合。
[0292]本实施例可以产生与在第一实施例中的效果粗略相同的效果。然而，此处，不执行对第一上电极UEl的顶表面进行抛光的步骤、和通过第二自对准硅化物工艺在第一上电极UEl之上形成硅化物层S2(见图15)的步骤。这防止以下问题的发生:如在参照图38所描述的比较示例中一样，由于上电极的小的膜厚度，所以在上电极的顶表面处不形成硅化物层。因此，本实施例不产生在第一实施例中描述的效果中的防止在上电极与接触塞之间的耦合电阻的增加的效果。
[0293]进一步地，在本实施例中，不执行后栅极工艺。换言之，不执行参照图13所描述的抛光步骤。因此，可以将经由ONO膜ON形成在第一上电极UEl之上的第二上电极UE2保留下来。因此，电容器元件CE由:由半导体衬底SB形成的下电极(第一电极)、第一上电极(第二电极)UE1、和第二上电极(第三电极)UE2，形成。这可以在下电极与第一上电极UEl之间、以及在第一上电极UEl与第二上电极UE2之间的两个位置处，生成电容。因此，能够形成在平面图中具有小占用面积并且具有大电容的电容器元件CE。
[0294]顺便提及，此处，已经对以下情况进行了说明:通过图案化来形成第一上电极UEl，并且然后，形成多晶硅膜PS2;随后，形成第二上电极UE2。然而，还可以通过形成第二上电极UE2，之后通过将多晶硅膜PS2图案化，来形成第一上电极UEl。
[0295]第四实施例
[0296]下面，将参照图31至图36对第四实施例的半导体器件的制造步骤进行说明。图31至图36中的每一个是用于图示用于制造本实施例的半导体器件的方法的截面图。与图1至图15和图17—样，图31至图36中的每一个示出了存储器单元区域1A、外围电路区域IB和电容器元件区域IC的截面。
[0297]在第一实施例中，已经对以下步骤进行了说明:用于形成MONOS存储器的控制栅极电极的多晶硅膜填充沟槽电容器元件的每个沟槽的内部，从而形成电容器元件的上电极。然而，在本实施例中，用于形成MONOS存储器的存储器栅极电极的多晶硅膜填充沟槽，从而形成上电极。
[0298]在第一实施例中，已经对在用于形成存储器栅极电极的多晶硅膜的膜厚度为小时由于形成在沟槽正上方的上电极的顶表面中的凹部所造成的问题的解决方案，进行了说明。与此相反，在本实施例中，将对用于形成存储器栅极电极的多晶硅膜的膜厚度可以设置为大的情况、沟槽电容器元件的沟槽宽度可以实现为窄的情况等、以及不导致与凹部相关联的问题的情况、可以执行的制造步骤，进行说明。
[0299]在本实施例的半导体器件的制造步骤中，首先，如图31所示，在半导体衬底SB的顶表面中，形成多个沟槽DI和多个沟槽D2。然后，在每个沟槽DI中形成元件隔离区域EI，并且在每个沟槽D2中形成虚设元件隔离区域DEI。与参照图1至图3所描述的步骤的不同之处在于，形成的绝缘膜IF2(见图3)在稍后的虚设元件隔离区域DEI的去除步骤之前被去除。
[0300]然后，如图32所示，去除绝缘膜IF1。随后，执行离子注入，从而在存储器单元区域1A、外围电路区域IB和电容器元件区域IC中分别形成阱WL1、WL2和WL3。然后，使半导体衬底SB的主表面氧化。结果，在存储器单元区域1A、外围电路区域IB和电容器元件区域IC中的从元件隔离区域EI和虚设元件隔离区域DEI暴露出来的半导体衬底SB的顶表面处，形成绝缘膜IF3。然后，在半导体衬底SB的主表面之上，通过使用例如CVD方法，来顺序地形成多晶硅膜PSl和绝缘膜IF5。
[0301]随后，通过使用光刻技术和蚀刻方法，来处理绝缘膜IF5、多晶硅膜PSl、和绝缘膜IF3。结果，在存储器单元区域IA中，在半导体衬底SB的主表面之上，经由栅极绝缘膜GIl形成由多晶硅膜PSl形成的控制栅极电极CG。进一步地，通过蚀刻，去除在电容器元件区域IC中的绝缘膜IF5、多晶硅膜PSl和绝缘膜IF3。结果，使元件隔离区域E1、虚设元件隔离区域DEI和半导体衬底SB暴露出来。此处，对被光致抗蚀剂膜(未示出)保护的外围电路区域IB执行蚀刻。结果，在外围电路区域IB中的多晶硅膜PSl等不被处理并且被保留下来。
[0302]然后，如图33所示，由形成在半导体衬底SB的主表面之上的光致抗蚀剂膜PR2形成的图案覆盖存储器单元区域IA和外围电路区域1B。在电容器元件区域IC中，使半导体衬底SB的主表面的部分和多个虚设元件隔离区域DEI从光致抗蚀剂膜PR2暴露出来。换言之，光致抗蚀剂膜PR2的图案形状与参照图4所描述的光致抗蚀剂膜PRl的形状相同，并且不覆盖其中布置有沟槽D2的区域。
[0303]随后，通过将光致抗蚀剂膜PR2用作掩膜来执行干法蚀刻，从而去除虚设元件隔离区域DEI。结果，使多个沟槽D2的相应的侧壁和底表面暴露出来。然而，对在沟槽D2附近的半导体衬底SB的主表面进行干法蚀刻，并且因此使其以后退的形式，在高度上被减小。进一步地，将沟槽D2的侧壁顶部的角部、和沟槽D2的底表面端的角部两者都圆化。
[0304]然后，如图34所示，去除光致抗蚀剂膜PR2。然后，在半导体衬底SB之上，通过使用例如CVD方法，顺序地地形成ONO膜ON和多晶硅膜PS2。结果，在存储器单元区域IA中，由栅极绝缘膜GI1、控制栅极电极CG和绝缘膜IF5形成的层合膜的侧壁和顶表面，被ONO膜ON和多晶硅膜PS2覆盖。然而，在外围电路区域IB中，绝缘膜IF5的顶表面被ONO膜ON和多晶硅膜PS2覆盖。进一步地，在存储器单元区域IA和外围电路区域IB中的半导体衬底SB和元件隔离区域EI的相应顶表面被ONO膜ON和多晶硅膜PS2覆盖。
[0305]然而，在电容器元件区域IC中，每个元件隔离区域EI的顶表面、和半导体衬底SB的顶表面，包括每个沟槽D2的侧壁和底表面，被ONO膜ON和多晶硅膜PS2覆盖。ONO膜ON不完全地填充沟槽D2。0勵膜ON和多晶硅膜PS2完全地填充沟槽D2。换言之，与参照图38所描述的比较示例的不同之处在于，多晶硅膜PS2具有大于或等于沟槽D的开口宽度的1/2的膜厚度。
[0306]因此，与在多晶硅膜PS2无法完全地填充沟槽D2时相比，形成在每个沟槽D2正上方的多晶硅膜PS2的顶表面中的下凹更小并且更浅。
[0307]然后，如图35所示，通过使用光刻技术和干法蚀刻方法，分别去除多晶硅膜PS2和ONO膜ON的相应部分。结果，在存储器单元区域IA中，存储器栅极电极MG形成为具有参照图9所描述的结构。在外围电路区域IB中，去除多晶硅膜PS2和ONO膜0N，从而使绝缘膜IF5的顶表面暴露出来。
[0308]在电容器元件区域IC中，形成由部分地嵌入在多个沟槽D2中的多晶硅膜PS2形成的上电极UE。结果，在电容器元件区域IC中，形成包括上电极UE和由在上电极UE正下方的半导体衬底SB(阱WL3)形成的下电极的电容器元件CE。换言之，在电容器元件区域IC中，将在其中布置有沟槽D2的区域正上方的ONO膜ON和多晶硅膜PS2(见图34)保留下来;并且去除在其它区域中的ONO膜ON和多晶硅膜PS2。结果，使元件隔离区域EI的顶表面和半导体衬底SB的顶表面从ONO膜ON和多晶硅膜PS2部分地暴露出来。
[0309]在电容器元件区域IC中，使ONO膜ON和上电极UE的层合膜终止在与沟槽D2相邻的元件隔离区域EI正上方。每个沟槽D2的侧壁和底表面保持被层合膜覆盖。在元件隔离区域EI和与该元件隔离区域EI相邻的另外的元件隔离区域EI之间，使半导体衬底SB的主表面从层合膜暴露出来。
[0310]然后，如图36所示，通过使用光刻技术和蚀刻方法，来处理由在外围电路区域IB中的绝缘膜IF3、多晶硅膜PSl和绝缘膜IF5形成的层合膜。这导致形成虚设栅极电极，该虚设栅极电极由:由绝缘膜IF3形成的栅极绝缘膜GI2以及多晶硅膜PSl形成。然后，执行与参照图11至图17所描述的步骤相同的步骤，从而完成本实施例的半导体器件。换言之，在外围电路区域IB中的MISFET Ql通过使用后栅极工艺而形成。
[0311]当按照与在到目前为止描述的步骤中的参照图13所描述的步骤相同的方式来执行抛光步骤时，对控制栅极电极CG、虚设栅极电极和上电极UE的相应顶表面进行抛光并且使其暴露出来。此处，在本实施例中，多晶硅膜PS2(见图34)的膜厚度较大。因此，由多晶硅膜PS2形成的上电极UE具有足以通过抛光步骤从层间绝缘膜ILl暴露出来的膜厚度。这可以防止以下情况:在抛光步骤中，上电极UE不从层间绝缘膜ILl暴露出来;并且在上电极UE的顶表面处不形成硅化物层S2。
[0312]此处，上电极UE从在元件隔离区域EI正上方的元件隔离区域EI暴露出来。换言之，在元件隔离区域EI正上方的上电极UE的表面处形成硅化物层S2。硅化物层S2与接触塞CP耦合。与此相反，在半导体区域CE的有源区域中，S卩，其中布置有沟槽D2的区域，通过参照图33所描述的干法蚀刻步骤，在高度上减小半导体衬底SB的顶表面，并且，在嵌入在沟槽D2中的上电极UE的顶表面中形成小凹部。结果，在该区域正上方的上电极UE的顶表面被层间绝缘膜ILl覆盖。
[0313]S卩，在该区域正上方，层间绝缘膜ILl中介在上电极UE与层间绝缘膜IL2之间。换言之，在参照图13所描述的抛光步骤中，在该区域中的上电极UE的顶表面不从层间绝缘膜ILl暴露出来。因此，在该区域中的上电极UE的顶表面处不形成硅化物层S2。然而，在其中布置有沟槽D2的区域正上方的上电极UE的顶表面不是用于确保与接触塞CP耦合的位置。因此，即使不形成硅化物层S2，也没有问题。
[0314]如到目前为止所描述的，在可以增加用于形成存储器栅极电极MG(见图34)的多晶硅膜PS2的膜厚度、或者在其它情况下，即使当上电极UE由多晶硅膜PS2形成时，也可以完全地填充沟槽D2，并且硅化物层S2可以形成在上电极UE之上的顶表面的至少部分处。因此，可以改进上电极UE的顶表面的平整度。进一步地，在深度上增加凹部，这可以防止在凹部中的每一个中形成残留物或者空腔。因此，可以获得与第一实施例的效果粗略相同的效果。这可以防止降低半导体器件的可靠性。
[0315]〈关于修改示例〉
[0316]图37示出了如本实施例的修改示例的电容器元件CE的平面布局。在图37中示出的布局与在图16中示出的布局的不同之处在于，具体而言，其中排列有沟槽D2的区域(S卩，电容元器件CE的有源区域)的布局，在横向方向(附图的纵向方向)上具有比上电极UE的宽度更大的宽度。
[0317]换言之，有源区域的由环形元件隔离区域EI围绕的部分的顶表面从上电极UE暴露出来。形成在有源区域中的阱WL3的暴露部分的顶表面，与用于向下电极馈送电流的多个接触塞CP耦合。顺便提及，在平面图中，在环形元件隔离区域EI外的n+型半导体区域DF的顶表面还与用于向下电极馈送电流的多个接触塞CPf禹合。
[0318]由此，不限于在图16中示出的布局，如图37所示，由环形元件隔离区域EI围绕的有源区域还可以与接触塞CP耦合。该布局也可适用于第一实施例至第三实施例。当将该布局应用于第三实施例时，接触塞CP至由环形元件隔离区域EI围绕的有源区域的耦合区域，设置于在平面图中未与第一上电极UEl和第二上电极UE2(见图29)中的任何一个重合的区域。
[0319]到目前为止，借由各个实施例，对由本发明人完成的本发明进行了具体地描述。然而，显而易见，本发明不限于这些实施例，并且在不脱离本发明的主旨的范围内，可以对本发明进行各种改变。
[0320]此外，下面将对在各个实施例中描述的内容的部分进行描述。
[0321](I)—种用于制造半导体器件的方法，包括以下步骤:
[0322](a)提供半导体衬底，该半导体衬底具有沿着主表面布置的第一区域和第二区域，[0323 ] (b)在第二区域中的半导体衬底的主表面中形成第一沟槽，
[0324](C)用第一绝缘膜覆盖第一沟槽的侧壁和底表面，
[0325](d)在步骤(C)之后，在第一区域和第二区域中的半导体衬底的主表面之上形成第一导体膜，并且从而将第一导体膜经由第一绝缘膜嵌入在第一沟槽中，
[0326](e)处理第一导体膜，并且从而在第一区域中的半导体衬底的主表面之上形成由第一导体膜形成的控制栅极电极，
[0327](f)在控制栅极电极的侧壁处经由在其内部具有电荷累积部分的第二绝缘膜形成存储器栅极电极，
[0328](g)处理第一导体膜，并且从而形成由填充在第二区域中的第一沟槽的第一导体膜形成的第一电极，以及
[0329](h)在步骤(f)之后，在第一区域中的半导体衬底的主表面中形成第一源极/漏极区域对。
[0330]在本方法中，控制栅极电极、存储器栅极电极、和该第一源极/漏极区域对形成非易失性存储器的存储器单元，并且
[0331]第一栅极和在第一电极之下的半导体衬底形成电容器元件。
[0332](2)在根据条款(I)的用于制造半导体器件的方法中，
[0333]在步骤(C)中，用通过氧化方法形成的第一绝缘膜覆盖第一沟槽的侧壁和底表面。
[0334](3)在根据条款(I)的用于制造半导体器件的方法中，
[0335]在步骤(C)中，用通过沉积方法形成的第一绝缘膜覆盖第一沟槽的侧壁和底表面。
[0336](4)在根据条款(I)的用于制造半导体器件的方法中，
[0337]步骤(C)包括以下步骤:
[0338](Cl)氧化第一沟槽的侧壁和底表面，并且形成第六绝缘膜，以及
[0339](c2)在第一沟槽的侧壁和底表面之上沉积第七绝缘膜，并且从而用由第六绝缘膜和第七绝缘膜形成的第一绝缘膜覆盖第一沟槽的侧壁和底表面。
[0340](5)根据条款(I)的用于制造半导体器件的方法，进一步包括以下步骤:
[0341 ] (bl)在步骤(b)之后，将第三绝缘膜嵌入在第一沟槽中，以及 [0342 ] (b2)在步骤(c)之前，通过各向同性蚀刻来去除在第一沟槽中的第三绝缘膜。
【主权项】
1.一种制造半导体器件的方法，包括以下步骤:(a)提供半导体衬底，所述半导体衬底具有沿着主表面布置的第一区域和第二区域；(b)在所述第二区域中的所述半导体衬底的主表面中形成第一沟槽；(c)用第一绝缘膜覆盖所述第一沟槽的侧壁和底表面；(d)在所述步骤(c)之后，在所述第一区域和所述第二区域中的所述半导体衬底的主表 面之上形成第一导体膜，并且从而将所述第一导体膜经由所述第一绝缘膜嵌入所述第一沟 槽中；(e)处理在所述第一区域中的所述第一导体膜，并且从而形成由所述第一导体膜形成 的控制栅极电极；(f)在所述控制栅极电极的侧壁处经由在其内部具有电荷累积部分的第二绝缘膜形成 存储器栅极电极；(g)处理所述第一导体膜，并且从而形成由填充在所述第二区域中的所述第一沟槽的 所述第一导体膜形成的第一电极；以及(h)在所述步骤(f)之后，在所述第一区域中的所述半导体衬底的主表面中形成第一源 极/漏极区域对，其中所述控制栅极电极、所述存储器栅极电极和所述第一源极/漏极区域对形成非易 失性存储器的存储器单元，以及其中所述第一电极和在所述第一电极之下的所述半导体衬底形成电容器元件。2.根据权利要求1所述的用于制造半导体器件的方法，其中所述步骤(f)包括以下步 骤:(fl)在所述半导体衬底之上依次堆叠所述第二绝缘膜和第二导体膜；以及(f2)处理所述第二绝缘膜和所述第二导体膜，并且从而经由所述第二绝缘膜在所述控 制栅极电极的侧壁处形成由所述第二绝缘膜形成的所述存储器栅极电极，其中所述第二导电膜的膜厚度小于所述第一导电膜的膜厚度。3.根据权利要求1所述的用于制造半导体器件的方法，其中在所述步骤(b)中，在所述第一区域中的所述半导体衬底的主表面中形成第二沟 槽，并且在所述第二区域中的所述半导体衬底的主表面中形成所述第一沟槽，所述方法进一步包括以下步骤:(bl)在所述步骤(b)之后，将第三绝缘膜嵌入所述第二沟槽的内部和所述第一沟槽的 内部中的每一个中，并且从而在所述第二沟槽中形成由所述第三绝缘膜形成的元件隔离区 域；以及(b2)在所述步骤(c)之前，通过各向异性蚀刻来蚀刻在所述第一沟槽中的所述第三绝缘膜。4.根据权利要求3所述的用于制造半导体器件的方法，其中所述第一沟槽的侧壁的上端的角部在曲率半径上大于所述第二沟槽的侧壁的上 端的角部。5.根据权利要求4所述的用于制造半导体器件的方法，其中所述第一沟槽的底表面的端部的角部在曲率半径上大于所述第二沟槽的底表面 的端部的角部。6.根据权利要求4所述的用于制造半导体器件的方法，其中在所述步骤(b2)中，将与所述第一沟槽的底表面接触的所述第三绝缘膜保留下 来，其中在所述步骤(c)中，形成覆盖所述第一沟槽的从所述第三绝缘膜暴露出来的侧壁 的第五绝缘膜，从而用包括所述第五绝缘膜和所述第三绝缘膜的所述第一绝缘膜覆盖所述 第一沟槽的侧壁和底表面。7.根据权利要求3所述的用于制造半导体器件的方法，其中在所述步骤(b2)之后，与所述第一沟槽相邻的所述半导体衬底的顶表面的位置低 于与所述第二沟槽相邻的所述半导体衬底的顶表面的位置。8.根据权利要求3所述的用于制造半导体器件的方法，其中在所述步骤(b2)之后，所述第一沟槽的底表面的位置低于所述第二沟槽的底表面 的位置。9.根据权利要求3所述的用于制造半导体器件的方法，其中在所述步骤(b)中，通过将包括氮化硅的第四绝缘膜用作掩膜来执行各向异性蚀 亥IJ，从而形成所述第二沟槽和所述第一沟槽，以及其中在所述步骤(b2)中，通过各向异性蚀刻去除在所述第二区域中的所述第四绝缘膜 和所述第三绝缘膜。10.根据权利要求3所述的制造半导体器件的方法，其中在所述步骤(b)中，通过将形成在所述半导体衬底之上并且包括氮化硅的第四绝 缘膜用作掩膜来执行各向异性蚀刻，从而形成所述第二沟槽和所述第一沟槽，以及其中在所述步骤(b2)中，通过各向异性蚀刻去除在所述第二区域中的所述第四绝缘膜 和所述第三绝缘膜。11.根据权利要求3所述的用于制造半导体器件的方法，其中在所述步骤(b)中，在所述第一区域中的所述半导体衬底的主表面中形成所述第 二沟槽，并且在所述第二区域中的所述半导体衬底的主表面中形成所述第二沟槽和所述第 一沟槽，以及其中在所述第一沟槽正上方的所述第一电极的顶表面的位置低于在所述第二区域中 的所述第二沟槽中的所述元件隔离区域正上方的所述第一电极的顶表面的位置。12.根据权利要求11所述的制造半导体器件的方法，进一步包括以下步骤:(i)在所述半导体衬底之上形成覆盖所述控制栅极电极、所述存储器栅极电极和所述 第一电极的第一层间绝缘膜;以及(j)抛光所述第一层间绝缘膜的顶表面。13.根据权利要求12所述的用于制造半导体器件的方法，其中在所述步骤(j)中，抛光所述第一层间绝缘膜的顶表面，从而使在所述元件隔离区 域正上方的所述第一电极的顶表面暴露出来，所述方法进一步包括以下步骤:(k)在所述步骤(j)之后，形成第二层间绝缘膜，所述第二层间绝缘膜覆盖所述第一层 间绝缘膜的顶表面和所述第一电极的顶表面，其中在所述第一沟槽正上方，将所述第一层间绝缘膜中介在所述第一电极与所述第二层间绝缘膜之间。14.根据权利要求13所述的制造半导体器件的方法，进一步包括以下步骤:(jl)在所述步骤(j)之后，并且在所述步骤(k)之前，在所述第一电极的从所述第一层 间绝缘膜暴露出来的顶表面处形成硅化物层；以及(1)形成接触塞，所述接触塞穿过所述第二层间绝缘膜并且与所述硅化物层耦合。15.根据权利要求1所述的用于制造半导体器件的方法，其中所述步骤(f)包括以下步骤:(fl)在所述第一区域中的所述半导体衬底之上以及在所述第一导体膜之上依次堆叠 所述第二绝缘膜和第二导体膜;以及(f2)处理所述第二绝缘膜和所述第二导体膜，从而形成存储器栅极电极，并且在所述 第二区域中经由所述第二绝缘膜在所述第一导体膜之上形成由所述第二导体膜形成的第 二电极，其中所述第一电极、在所述第一电极之下的所述半导体衬底、和所述第二电极，形成所 述电容器元件。16.根据权利要求1所述的用于制造半导体器件的方法，其中所述半导体衬底的主表面包括与所述第一区域和所述第二区域并排布置的第三 区域，以及其中在所述步骤(d)中，在所述第一区域至所述第三区域中的所述半导体衬底的主表 面之上形成所述第一导体膜，所述方法进一步包括以下步骤:(el)处理在所述第三区域中的所述第一导体膜，并且形成由所述第一导体膜形成的伪 栅极电极；(hi)在所述步骤(el)之后，在所述第三区域中的所述半导体衬底的主表面中形成第二 源极/漏极区域对；(i)在所述步骤(h)和所述步骤(hi)之后，在所述半导体衬底之上形成覆盖所述控制栅 极电极、所述存储器栅极电极、所述伪栅极电极和所述第一电极的第一层间绝缘膜；(j)抛光所述第一层间绝缘膜的顶表面，并且从而使所述伪栅极电极的顶表面暴露出 来；以及(jl)在所述步骤(j)中，去除所述伪栅极电极，并且从而在所述第三区域中的所述第一 层间绝缘膜中形成第三沟槽，并且然后在所述第三沟槽中形成金属栅极电极，其中所述金属栅极电极和所述第二源极/漏极区域对形成场效应晶体管。17.—种制造半导体器件的方法，包括以下步骤:(a)提供半导体衬底，所述半导体衬底具有沿着主表面布置的第一区域和第二区域；(b)在所述第二区域中的所述半导体衬底的主表面中形成第一沟槽；(c)将第三绝缘膜嵌入所述第一沟槽中；(d)在所述步骤(c)之后，在所述第一区域和所述第二区域中的所述半导体衬底的主表 面之上形成第一导体膜；(e)处理所述第一导体膜，并且从而在所述第一区域的所述半导体衬底的主表面之上 形成由所述第一导体膜形成的控制栅极电极，并且在所述第二区域中去除所述第一导体膜并且使所述第三绝缘膜暴露出来；(f)去除在所述第一沟槽中的所述第三绝缘膜；(g)在所述步骤(f)之后，在所述半导体衬底之上依次堆叠在其内部具有电荷累积部分 的第二绝缘膜、和第二导体膜，并且从而将所述第二绝缘膜和所述第二导体膜嵌入所述第 一沟槽中；(h)处理所述第二绝缘膜和所述第二导体膜，并且从而在所述第一区域中经由所述第 二绝缘膜在所述控制栅极电极的侧壁处形成由所述第二绝缘膜形成的存储器栅极电极，并 且在所述第二区域中形成由所述第二绝缘膜形成的第一电极；以及(i)在所述步骤(h)之后，在所述第一区域中的所述半导体衬底的主表面中形成第一源 极/漏极区域对，其中所述控制栅极电极、所述存储器栅极电极和所述第一源极/漏极区域对形成非易 失性存储器的存储器单元，以及其中所述第一电极、在所述第一电极之下的所述半导体衬底，形成电容器元件。18.—种半导体器件，包括:半导体衬底，所述半导体衬底具有沿着主表面布置的第一区域和第二区域；控制栅极电极，所述控制栅极电极形成在所述第一区域中的所述半导体衬底之上；存储器栅极电极，所述存储器栅极电极形成为与在所述第一区域中的所述半导体衬底 之上的所述控制栅极电极相邻；第二绝缘膜，所述第二绝缘膜在其内部具有电荷累积部分，形成在所述控制栅极电极 与所述存储器栅极电极之间、以及在所述半导体衬底与所述存储器栅极电极之间；源极/漏极区域对，所述源极/漏极区域对形成在所述第一区域中的所述半导体衬底的 主表面中；元件隔离区域，所述元件隔离区域嵌入在所述第一区域中的所述半导体衬底的主表面 中的第二沟槽中；第一沟槽，所述第一沟槽形成在所述第二区域中的所述半导体衬底的主表面中；第一电极，所述第一电极形成在所述半导体衬底之上，并且填充所述第一沟槽；以及第一绝缘膜，所述第一绝缘膜中介在所述半导体衬底与所述第一电极之间，其中所述控制栅极电极、所述存储器栅极电极和所述源极/漏极区域对形成非易失性 存储器的存储器单元，其中所述第一电极、以及在所述第一电极之下的所述半导体衬底，形成电容器元件，以 及其中所述控制栅极电极和所述第一电极由在相同层膜处的膜形成。19.根据权利要求18所述的半导体器件，其中所述存储器栅极电极的栅极长度小于所述第一电极的膜厚度。20.根据权利要求18所述的半导体器件，其中所述第一沟槽的侧壁的上端的角部在曲率半径上大于所述第二沟槽的侧壁的上 端的角部，以及其中所述第一沟槽的底表面的端部的角部在曲率半径上大于所述第二沟槽的底表面 的端部的角部。
【文档编号】H01L27/115GK105977254SQ201610091368
【公开日】2016年9月28日
【申请日】2016年2月18日
【发明人】天羽生淳
【申请人】瑞萨电子株式会社