一种三维集成cmos集成单元的制作方法
【专利摘要】本发明属于半导体集成技术领域，具体提供一种三维集成CMOS集成单元，该三维集成CMOS集成单元采用单芯片三维集成的方式将高电子迁移率的铟镓砷沟道NMOSFET和高空穴迁移率的应变硅锗沟道PMOSFET三维集成在单晶硅衬底上，铟镓砷沟道NMOSFET和应变硅锗沟道PMOSFET的通孔互连技术可以与源漏接触的通孔互连技术工艺相同。本发明能够有效避免常规通孔硅(TSV)技术晶圆级封装技术引入的对准误差，提高CMOS集成技术的集成度，减小不同沟道器件间互连引线延迟，具有取代传统硅基CMOS器件的潜力，在后摩尔时代具有实际的应用价值。
【专利说明】
一种三维集成CMOS集成单元
技术领域
[0001]本发明涉及半导体集成技术领域，尤其涉及一种三维集成CMOS集成单元。
【背景技术】
[0002]半导体技术作为信息产业的核心和基础，被视为衡量一个国家科学技术进步和综合国力的重要标志。在过去的40多年中，以硅CMOS技术为基础的集成电路技术遵循摩尔定律通过缩小器件的特征尺寸来提高芯片的工作速度、增加集成度以及降低成本，集成电路的特征尺寸由微米尺度减小到纳米尺度。但是当MOS器件的栅长减小到90纳米后，栅氧化层的厚度只有1.2纳米，摩尔定律开始面临来自物理与技术方面的双重挑战。
[0003]学术界与产业界普遍认为:采用高迀移率沟道材料替代传统硅材料将是CMOS技术的重要发展方向，其中采用应变硅锗作为PM0SFET的沟道材料层，采用铟镓砷材料层作为NM0SFET的沟道材料层最有可能在近期实现大规模应用。如何实现应变硅锗沟道PM0SFET和铟镓砷沟道NM0SFET的单片集成具有重要的应用价值。
【发明内容】
[0004](一)要解决的技术问题
[0005]本发明目的在于将应变硅锗沟道PM0SFET和铟镓砷沟道NM0SFET三维集成到单晶娃衬底上，获得一种新结构的CMOS集成单元。
[0006](二)技术方案
[0007]为达到上述目的，本发明提供一种三维集成CMOS集成单元，包括自下而上依次叠置的衬底、埋氧层、PM0SFET、介质层和匪OSFET，所述PM0SFET的源漏端和NM0SFET的源漏端均电性连接有引线金属层，该分别与PM0SFET的漏端和NM0SFET的漏端连接的引线金属层通过CMOS通孔金属层相互电性连接。
[0008]PM0SFET的源漏端和匪OSFET的源漏端均包括源漏材料层和叠置在源漏材料层上的源漏金属层，分别与PM0SFET的漏端和NM0SFET的漏端连接的引线金属层通过MOSFET的通孔金属层与所述源漏金属层电性连接。
[0009]所述PM0SFET具有应变硅锗沟道层，所述NM0SFET具有铟镓砷沟道层。
[0010]所述PM0SFET具有硅锗源漏材料层，所述NM0SFET具有铟镓砷源漏材料层。
[0011]所述介质层包括第一氧化物介质层和第二氧化物介质层，所述NM0SFET和所述PM0SFET由所述第一氧化物介质层和所述第二氧化物介质层相隔离。
[0012]所述第一氧化物介质层和所述第二氧化物介质层分别为硅基、铝基、钪基、钛基、镓基、锗基、锆基、钇基、镧基、铪基、钽基氧化物中的任一种。
[0013]所述PM0SFET的源漏材料层叠置在所述PM0SFET的沟道层上表面两侧，其侧边分别与所述PM0SFET的应变硅锗沟道层的两侧对齐。
[0014]所述PM0SFET具有栅介质层，其叠置在所述应变硅锗沟道层之上并处在所述硅锗源漏材料层中间，所述PM0SFET的栅介质层的下表面长度和所述硅锗源漏材料层的下表面长度之和与所述应变硅锗沟道层长度相同。
[0015]所述PM0SFET还包括功函数金属层、栅金属层，所述功函数金属层叠置在所述PM0SFET的栅介质层之上;所述栅金属层叠置在所述功函数金属层之上。
[0016]所述PM0SFET具有浅槽隔离层，其叠置在所述埋氧层之上的两侧，其侧边分别与所述PM0SFET的应变硅锗沟道层、硅锗源漏材料层的侧边相接。
[0017]所述NM0SFET的铟镓砷源漏材料层叠置在所述铟镓砷沟道层上表面两侧，其侧边分别与所述铟镓砷沟道层两侧对齐。
[0018]所述NM0SFET具有栅介质层，其叠置在所述铟镓砷沟道层之上并处在所述铟镓砷源漏材料层中间，所述匪OSFET的栅介质层下表面长度和所述铟镓砷源漏材料层下表面长度之和与所述铟镓砷沟道层长度相同。
[0019]所述匪OSFET还包括功函数金属层和栅金属层，所述功函数金属层叠置在所述NM0SFET的栅介质层之上;所述栅金属层叠置在所述功函数金属层之上。
[0020]所述埋氧层可为二氧化硅层，所述埋氧层的厚度在I纳米?100纳米之间。
[0021]所述应变硅锗沟道层为N型轻掺杂的压应变硅锗单晶层，所述应变硅锗沟道层中硅、锗原子数比值娃:锗=x: (1-x)，x的取值范围可设置在0<χ<1之间，所述应变硅锗沟道层的厚度在I纳米?30纳米之间，所述应变硅锗沟道层的应变在O至2%之间。
[0022]所述硅锗源漏材料层为P型重掺杂的硅锗单晶层，所述硅锗源漏材料层中硅、锗原子数比值硅:锗= y:(l-y)，y的取值范围可设置在0<y<l之间，所述硅锗源漏材料层的厚度在I纳米?100纳米之间。
[0023]所述PM0SFET的栅介质层可以为高介电常数的氧化物，包括铝基、锆基、铪基、钆基、镓基、镧基、钽基、钇基氧化物，所述PM0SFET的栅介质层的氧化物中的掺杂元素可以为铝、锆、铪、钆、镓、镧、钽、氮、磷、钇，所述PM0SFET的栅介质层的氧化物中掺杂元素的原子数量与总的金属元素的原子数量的比值=Z: (1-Z)，z的取值范围可设置为0<ζ<1，所述PM0SFET的栅介质层的厚度在3埃?5纳米之间。
[0024]所述PM0SFET的功函数金属层可以为氮化钽、氮化钛、钛、镍、铂、钨或铝的一层或以上多种金属材料层多层金属化而成，所述PM0SFET的功函数金属层的厚度在3埃?20纳米之间。
[0025]所述PM0SFET的栅金属层可以为氮化钽、氮化钛、钛、镍、铂、钨或铝的一层或以上多种金属材料层多层金属化而成，所述PM0SFET的栅金属层的厚度在I纳米-100纳米之间。
[0026]所述PM0SFET的源漏金属层可以是镍、金、钯、钛、铜、铂、钨、钴的一层或多层金属化而成，所述PM0SFET的源漏金属层的厚度在I纳米?100纳米之间。
[0027]所述PM0SFET的浅槽隔离层可以为二氧化硅、氮化硅、氮氧硅及其多种组合。所述第一PM0SFET介质填充层和所述第二PM0SFET介质填充层材料相同，可以为二氧化硅、氮化硅、氮氧硅及其多种组合。
[0028]所述PM0SFET的通孔金属层可以是钨、镍、金、钯、钛、铜、铂的一层或多层金属化而成。
[0029]所述PM0SFET的漏极引线金属层、所述PM0SFET的栅极引线金属层和所述PM0SFET的源极引线金属层的材料相同，可以为钨、镍、金、钯、钛、铜、铂、铝的一层或多层金属化而成。
[0030]所述第一氧化物介质层可以为硅基、铝基、锆基、铪基、钆基、镓基、镧基、钽基、钇基氧化物，所述第一氧化物介质层可以进行掺杂，所述第一氧化物介质层的掺杂元素可以为铝、锆、铪、钆、镓、镧、钽、氮、磷、钇，所述第一氧化物介质层的厚度在I纳米?50纳米之间。
[0031]所述第二氧化物介质层可以为硅基、铝基、锆基、铪基、钆基、镓基、镧基、钽基、钇基氧化物，所述第二氧化物介质层可以进行掺杂，所述第二氧化物介质层的掺杂元素可以为铝、锆、铪、钆、镓、镧、钽、氮、磷、钇，所述第二氧化物介质层的厚度在I纳米?50纳米之间。
[0032]所述CMOS通孔金属层可以是钨、镍、金、钯、钛、铜、铂的一层或多层金属化而成。
[0033]所述铟镓砷沟道层为P型轻掺杂或非故意掺杂的铟镓砷单晶层，所述铟镓砷沟道层中铟、镓、砷原子数比值铟:镓:砷=m: (1-m):1，m的取值范围可设置为0.2<m< I之间，所述铟镓砷沟道层的厚度在I纳米-30纳米之间。
[0034]所述铜嫁神源漏材料层为N型重惨杂的铜嫁神单晶层，所述铜嫁神源漏材料层中铟、镓、砷原子数比值铟:镓:砷= n:(l-n):l，n的取值范围可设置为0<η<1之间，所述铟镓砷源漏材料层的厚度在I纳米-100纳米之间。
[0035]所述匪OSFET的栅介质层可以为高介电常数的氧化物，包括铝基、锆基、铪基、钆基、镓基、镧基、钽基、钇基氧化物，所述NM0SFET的栅介质层的氧化物中的掺杂元素可以为铝、锆、铪、钆、镓、镧、钽、氮、磷、钇，所述NM0SFET的栅介质层的氧化物中掺杂元素的原子数量与总的金属元素的原子数量的比值= a:(l-a)，a的取值范围可设置为0<a<l，所述NM0SFET的栅介质层的厚度在3埃?5纳米之间。
[0036]所述NM0SFET的功函数金属层可以为氮化钽、氮化钛、钛、镍、铂、钨或铝的一层或以上多种金属材料层多层金属化而成，所述NM0SFET的功函数金属层的厚度在3埃?20纳米之间。
[0037]所述NM0SFET的栅金属层可以为氮化钽、氮化钛、钛、镍、铂、钨或铝的一层或以上多种金属材料层多层金属化而成，所述NM0SFET的栅金属层的厚度在I纳米?100纳米之间。
[0038]所述匪OSFET的源漏金属层可以是镍、锗、金、钯、钛、铜、铂、钨的一层或多层金属化而成，所述NM0SFET的源漏金属层的厚度在I纳米?100纳米之间。
[0039]所述NM0SFET的浅槽隔离层可以为二氧化硅、氮化硅、氮氧硅及其多种组合。
[0040]所述第一匪OSFET介质填充层和所述第二NM0SFET介质填充层的材料相同，可以为二氧化硅、氮化硅、氮氧硅及其多种组合。
[0041]所述NM0SFET的通孔金属层可以是钨、镍、金、钯、钛、铜、铂的一层或多层金属化而成。
[0042]所述匪OSFET的漏极引线金属层、所述NM0SFET的栅极引线金属层和所述匪OSFET的源极引线金属层的材料相同，可以为钨、镍、金、钯、钛、铜、铂、铝的一层或多层金属化而成。
[0043](三)有益效果
[0044]本发明的三维集成CMOS集成单元采用单芯片三维集成的方式将高电子迀移率的铟镓砷沟道匪OSFET和高空穴迀移率的应变硅锗沟道PM0SFET三维集成在单晶硅衬底上。NM0SFET和PM0SFET的通孔互连技术可以与源漏接触的通孔互连技术工艺相同，有效避免了常规通孔硅(TSV)技术晶圆级封装技术引入的对准误差，提高了 CMOS集成技术的集成度，减小了不同沟道器件间互连引线延迟，具有取代传统硅基CMOS器件的潜力，在后摩尔时代具有实际的应用价值。
【附图说明】
[0045]图1为本发明所提供的三维集成CMOS集成单元的一个实施例的结构示意图，所述三维集成CMOS集成单元由铟镓砷沟道NM0SFET和应变硅锗沟道PM0SFET组成；I为单晶硅衬底、2为埋氧层、3为应变硅锗沟道层、4为硅锗源漏材料层、6为PM0SFET的栅介质层、7为PM0SFET的功函数金属层、8为PM0SFET的栅金属层、5为PM0SFET的源漏金属层、10为PM0SFET的浅槽隔离层、9a为第一PM0SFET的介质填充层、9b为第二PM0SFET的介质填充层、Ila为PM0SFET的通孔金属层、13为PM0SFET的源极引线金属层、12为PM0SFET的栅极引线金属层、14a为PM0SFET的漏极引线金属层、15为第一氧化物介质层、16为第二氧化物介质层、I Ic为CMOS通孔金属层、17为铟镓砷沟道层、18为铟镓砷源漏材料层、19为匪OSFET的栅介质层、20为匪OSFET的功函数金属层、21为匪OSFET的栅金属层、22为匪OSFET的源漏金属层、24为匪OSFET的浅槽隔离层、25a为第一MTOSFET的介质填充层、25b为第二匪OSFET的介质填充层、I Ib为NM0SFET的通孔金属层、14b为匪OSFET的漏极引线金属层、23为NM0SFET的栅极引线金属层和26为NM0SFET的源极引线金属层。
【具体实施方式】
[0046]为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
[0047]本实施例具体描述本发明所提供的一种三维集成CMOS集成单元。
[0048]如图1所示，本发明所提供的三维集成CMOS集成单元，所述三维集成CMOS集成单元由铟镓砷沟道匪OSFET和应变硅锗沟道PM0SFET组成，所述三维集成CMOS集成单元包括单晶硅衬底1、埋氧层2、应变硅锗沟道层3、硅锗源漏材料层4、PM0SFET的栅介质层6、PM0SFET的功函数金属层7、PM0SFET的栅金属层8、PM0SFET的源漏金属层5、PM0SFET的浅槽隔离层10、第一 PM0SFET的介质填充层9a、第二 PM0SFET的介质填充层9b、PM0SFET的通孔金属层11a、PM0SFET的源极引线金属层13、PM0SFET的栅极引线金属层12、PM0SFET的漏极引线金属层14a、第一氧化物介质层15、第二氧化物介质层16、CM0S通孔金属层11c、铟镓砷沟道层17、铟镓砷源漏材料层18、匪OSFET的栅介质层19、匪OSFET的功函数金属层20、匪OSFET的栅金属层21、匪OSFET的源漏金属层22、匪OSFET的浅槽隔离层24、第一 NM0SFET的介质填充层25a、第二匪OSFET的介质填充层25b、匪OSFET通孔金属层11b、匪OSFET漏极引线金属层14b、NM0SFET栅极引线金属层23和NM0SFET源极引线金属层26。
[0049]所述应变硅锗沟道PM0SFET由所述单晶硅衬底1、所述埋氧层2、所述应变硅锗沟道层3、所述硅锗源漏材料层4、所述PM0SFET的栅介质层6、所述PM0SFET的功函数金属层7、所述PM0SFET的栅金属层8、所述PM0SFET的源漏金属层5、所述PM0SFET的浅槽隔离层10、所述第一 PM0SFET的介质填充层9a、所述第二 PM0SFET的介质填充层％、所述PM0SFET的通孔金属层11a、所述PM0SFET的源极引线金属层13、所述PM0SFET的栅极引线金属层12、所述PM0SFET的漏极引线金属层14a、所述第一氧化物介质层15组成，所述应变硅锗沟道PMOSFET以所述应变硅锗沟道层3为沟道材料层，所述应变硅锗沟道PM0SFET以所述硅锗源漏材料层4为源漏材料层。
[0050]所述铟镓砷沟道匪OSFET由所述CMOS通孔金属层11c、所述第二氧化物介质层16、所述铟镓砷沟道层17、所述铟镓砷源漏材料层18、所述NM0SFET的栅介质层19、所述NM0SFET的功函数金属层20、所述NM0SFET的栅金属层21、所述NM0SFET的源漏金属层22、所述匪OSFET的浅槽隔离层24、所述第一 NM0SFET的介质填充层25a、所述第二匪OSFET的介质填充层25b、所述NM0SFET的通孔金属层11b、所述NM0SFET的漏极引线金属层14b、所述NM0SFET的栅极引线金属层23和所述NM0SFET的源极引线金属层26组成，所述铟镓砷沟道NM0SFET以所述铟镓砷沟道层17为沟道材料层，所述铟镓砷沟道NM0SFET以所述铟镓砷源漏材料层18为源漏材料层；
[0051 ] 所述铟镓砷沟道匪OSFET和所述应变硅锗沟道PMOSFET单片集成在单晶硅衬底I上，所述铟镓砷沟道NM0SFET叠置在所述应变硅锗沟道PMOSFET上方，由所述第一氧化物介质层15和所述第二氧化物介质层16相隔离。
[0052 ] 所述铟镓砷沟道NMO SFE T的漏端和所述应变硅锗沟道PMO SFE T的漏端由所述匪OSFET的漏极通孔金属层11b、所述NM0SFET的漏极引线金属层14b、所述CMOS通孔金属层11c、所述PMOSFET的漏极通孔金属层Ila和所述PMOSFET的漏极引线金属层14a相连接。
[0053]所述埋氧层2叠置在所述单晶硅衬底I上，所述应变硅锗沟道层3叠置在所述埋氧层2之上;所述硅锗源漏材料层4叠置在所述应变硅锗沟道层3上表面两侧，其侧边分别与所述应变硅锗沟道层3两侧对齐;所述PMOSFET的栅介质层6叠置在所述应变硅锗沟道层3之上并处在所述硅锗源漏材料层4中间，所述PMOSFET的栅介质层6下表面长度和所述硅锗源漏材料层4下表面长度之和与所述应变硅锗沟道层3长度相同；所述PMOSFET的功函数金属层7叠置在所述PMOSFET的栅介质层6之上;所述PMOSFET的栅金属层8叠置在所述PMOSFET的功函数金属层7之上；所述PMOSFET的源漏金属层5叠置在所述硅锗源漏材料层4之上；所述PMOSFET的通孔金属层Ila分别叠置在所述PMOSFET的源漏金属层5和所述PMOSFET的栅金属层8之上;所述PMOSFET的浅槽隔离层10叠置在所述埋氧层2之上两侧，其侧边分别与所述应变硅锗沟道层3、所述硅锗源漏材料层4、所述PMOSFET的源漏金属层5的侧边相接;所述第一PMOSFET的介质填充层9a叠置在所述PMOSFET的浅槽隔离层10和所述PMOSFET的源漏金属层5之上；所述PMOSFET的源极引线金属13叠置在所述第一PMOSFET介质填充层9a和所述PMOSFET的通孔金属层I Ia中源端的通孔金属层之上;所述PMOSFET栅极引线金属层12叠置在所述PMOSFET通孔金属层I Ia中栅极的通孔金属层之上;所述PMOSFET的漏极引线金属层14a叠置在所述第一 PMOSFET的介质填充层9a和所述PMOSFET的通孔金属层Ila中漏端的通孔金属层之上;所述第二 PMOSFET的介质填充层9b填置于所述应变硅锗沟道层3、所述硅锗源漏材料层4、所述PMOSFET的栅介质层6、所述PMOSFET的功函数金属层7、所述PMOSFET的栅金属层8、所述PMOSFET的源漏金属层5、所述PMOSFET的通孔金属层11a、所述PMOSFET源极引线金属层13、所述PMOSFET的栅极引线金属层12、PM0SFET的漏极引线金属层14a之间的空隙处;所述PMOSFET的源极引线金属13、所述PMOSFET的栅极引线金属12、所述PMOSFET的漏极引线金属14a和所述第二 PMOSFET的介质填充层9b的上表面处于同一水平面;所述第一氧化物介质层15叠置在所述PMOSFET的源极引线金属13、所述PMOSFET栅极引线金属层12、所述PMOSFET的漏极引线金属14a和所述第二 PMOSFET的介质填充层9b的上表面之上。
[0054]所述第二氧化物介质层16叠置在所述第一氧化物介质层15之上，所述铟镓砷沟道层17叠置在所述第二氧化物介质层16之上;所述铟镓砷源漏材料层18叠置在所述铟镓砷沟道层17上表面两侧，其侧边分别与所述铟镓砷沟道层17两侧对齐;所述NM0SFET的栅介质层19叠置在所述铟镓砷沟道层17之上并处在所述铟镓砷源漏材料层18中间，所述NM0SFET的栅介质层19下表面长度和所述铟镓砷源漏材料层18下表面长度之和与所述铟镓砷沟道层
17长度相同；所述匪OSFET的功函数金属层20叠置在所述匪OSFET的栅介质层19之上;所述匪OSFET的栅金属层21叠置在所述匪OSFET的功函数金属层20之上;所述NM0SFET的源漏金属层22叠置在所述铟镓砷源漏材料层18之上;所述NM0SFET的通孔金属层Ilb分别叠置在所述NM0SFET的源漏金属层22和所述WOSFET的栅金属层21之上;所述匪OSFET的浅槽隔离层24叠置在所述第二氧化物介质层16之上两侧，其侧边分别与所述铟镓砷沟道层17、铟镓砷源漏材料层18、所述NM0SFET源漏金属层22的侧边相接;所述第一 NM0SFET的介质填充层25a叠置在所述NM0SFET的浅槽隔离层24和所述匪OSFET的源漏金属层22之上;所述NM0SFET的漏极引线金属14b叠置在所述第一 NM0SFET的介质填充层25a、所述CMOS通孔金属层I Ic和所述匪OSFET的通孔金属层Ilb中漏端的通孔金属层之上;所述NM0SFET的栅极引线金属23叠置所述NM0SFET的通孔金属层I Ib中栅极的通孔金属层之上;所述匪OSFET的源极引线金属26叠置在所述第一匪OSFET的介质填充层25a和所述NM0SFET的通孔金属层Ilb中源端的通孔金属层之上;所述第二 NM0SFET的介质填充层25b填置于所述铟镓砷沟道层17、所述铟镓砷源漏材料层18、所述丽OSFET的栅介质层19、所述丽OSFET的功函数金属层20、所述匪OSFET的栅金属层21、所述匪OSFET的源漏金属层22、所述匪OSFET的通孔金属层I Ib之间的空隙处;所述CMOS通孔金属层11 c的上下表面分别与所述NM0SFET的漏极引线金属14b的下表面和所述PMOSFET的漏极引线金属14a的上表面相接，所述CMOS通孔金属层Ilc两侧与所述第一氧化物介质层15、所述第二氧化物介质层16、所述匪OSFET的浅槽隔离层24、所述第一 NM0SFET的介质填充层25a相接。
[0055]所述埋氧层2为二氧化硅层，所述埋氧层的厚度为50纳米。
[0056]所述应变硅锗沟道层3为N型轻掺杂的硅锗单晶层，所述应变硅锗沟道层3中硅、锗原子数比值硅:锗=1:1，所述应变硅锗沟道层3的厚度为10纳米，所述应变硅锗沟道层3的掺杂元素为磷，掺杂浓度为8X 1017cm—3，所述应变硅锗沟道层为1%压应变的硅锗单晶层。
[0057]所述硅锗源漏材料层4为P型重掺杂的硅锗单晶层，所述硅锗源漏材料层4中硅、锗原子数比值硅:锗=6:4，所述硅锗源漏材料层4的厚度为30纳米，所述硅锗源漏材料层4的掺杂元素为硼，掺杂浓度为6 X 119Cnf3。
[0058]所述PMOSFET的栅介质层6为二氧化铪，所述PMOSFET的栅介质层6的厚度为3纳米。
[0059]所述PMOSFET的功函数金属层7为氮化钽，所述PMOSFET的功函数金属层7的厚度为10纳米。
[0060]所述PMOSFET的栅金属层8为氮化钽，所述PMOSFET的栅金属层8的厚度为20纳米。[0061 ] 所述PMOSFET的源漏金属层5为镍，所述PMOSFET的源漏金属层5的厚度为30纳米。
[0062]所述PMOSFET的浅槽隔离层10为二氧化硅。所述第一PMOSFET的介质填充层9a和所述第二 PMOSFET的介质填充层9b材料相同，为二氧化硅。
[0063]所述PMOSFET的通孔金属层可以是钨。
[0064]所述PMOSFET的源极引线金属层13、所述PMOSFET栅极引线金属层12和所述PMOSFET漏极引线金属层14a的材料相同都为铜。
[0065]所述第一氧化物介质层15为三氧化二铝，所述第一氧化物介质层15的厚度为10纳米。
[0066]所述第一氧化物介质层16为三氧化二铝，所述第一氧化物介质层16的厚度为10纳米。
[0067]所述CMOS通孔金属层Ilc为钨。
[0068]所述铟镓砷沟道层17为非故意掺杂的铟镓砷单晶层，所述铟镓砷沟道层17中铟、镓、砷原子数比值铟:镓:砷= 0.53:0.47:1，所述铟镓砷沟道层17的厚度为10纳米。
[0069]所述铟镓砷源漏材料层18为N型重掺杂的铟镓砷单晶层，所述铟镓砷源漏材料层
18中铟、镓、砷原子数比值铟:镓:砷=0.53:0.47:1，所述铟镓砷源漏材料层18的厚度为30纳米，所述铟镓砷源漏材料层18的掺杂元素为硅，掺杂浓度为3 X 119Cnf3。
[0070]所述匪OSFET的栅介质层19为三氧化二铝，所述匪OSFET的栅介质层19的厚度为3纳米。
[0071 ]所述NM0SFET的功函数金属层20为氮化钛，所述NM0SFET的功函数金属层20的厚度为10纳米。
[0072]所述匪OSFET的栅金属层21为氮化钛，所述匪OSFET的栅金属层21的厚度为20纳米。
[0073]所述匪OSFET的源漏金属层22为镍，所述匪OSFET的源漏金属层22的厚度为30纳米。
[0074]所述NM0SFET的浅槽隔离层24为二氧化硅。
[0075]所述第一匪OSFET的介质填充层25a和所述第二匪OSFET的介质填充层25b的材料相同都为二氧化硅。
[0076]所述NM0SFET的通孔金属层I Ib为钨。
[0077]所述匪OSFET的漏极引线金属层14b、所述匪OSFET的栅极引线金属层23和所述NM0SFET的源极引线金属层26的材料相同都为铜。
[0078]本发明所提供的三维集成CMOS集成单元的可以采用传统的CMOS工艺在硅基绝缘体上硅锗衬底上首先制备硅锗沟道PM0SFET，在进行互连和平坦化之后，沉积介质层，采用晶圆键合的方式将表面沉积有介质层的铟镓砷沟道外延衬底键合到硅锗沟道PMOSFET晶圆上，采用常规的后栅工艺制备铟镓砷沟道丽0SFET，并采用通孔技术进行铟镓砷沟道NM0SFET和硅锗PMOSFET漏端互连，从而形成所述三维集成CMOS集成单元。
[0079]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种三维集成CMOS集成单元，其特征在于，包括自下而上依次叠置的衬底、埋氧层、PM0SFET、介质层和NM0SFET，所述PM0SFET的源漏端和NM0SFET的源漏端均电性连接有引线金属层，该分别与PM0SFET的漏端和NM0SFET的漏端连接的引线金属层通过CMOS通孔金属层相互电性连接。2.如权利要求1所述的三维集成CMOS集成单元，其特征在于，PM0SFET的源漏端和NM0SFET的源漏端均包括源漏材料层和叠置在源漏材料层上的源漏金属层，分别与PM0SFET的漏端和NM0SFET的漏端连接的引线金属层通过MOSFET的通孔金属层与所述源漏金属层电性连接。3.如权利要求2所述的三维集成CMOS集成单元，其特征在于，所述PM0SFET具有应变硅锗沟道层和硅锗源漏材料层，所述NM0SFET具有铟镓砷沟道层和铟镓砷源漏材料层。4.如权利要求1?3中任一项所述的三维集成CMOS集成单元，其特征在于，所述介质层包括第一氧化物介质层和第二氧化物介质层，所述NM0SFET和所述PM0SFET由所述第一氧化物介质层和所述第二氧化物介质层相隔离。5.如权利要求1?3中任一项所述的三维集成CMOS集成单元，其特征在于，所述PM0SFET的源漏材料层叠置在所述PM0SFET的沟道层上表面两侧，其侧边分别与所述PM0SFET的应变硅锗沟道层的两侧对齐。6.如权利要求5所述的三维集成CMOS集成单元，其特征在于，所述PM0SFET具有栅介质层，其叠置在所述应变硅锗沟道层之上并处在所述硅锗源漏材料层中间，所述PM0SFET的栅介质层的下表面长度和所述硅锗源漏材料层的下表面长度之和与所述应变硅锗沟道层长度相同。7.如权利要求6所述的三维集成CMOS集成单元，其特征在于，所述PM0SFET还包括功函数金属层、栅金属层，所述功函数金属层叠置在所述PM0SFET的栅介质层之上;所述栅金属层叠置在所述功函数金属层之上。8.如权利要求7所述的三维集成CMOS集成单元，其特征在于，所述PM0SFET具有浅槽隔离层，其叠置在所述埋氧层之上的两侧，其侧边分别与所述PM0SFET的应变硅锗沟道层、硅锗源漏材料层的侧边相接。9.如权利要求3所述的三维集成CMOS集成单元，其特征在于，所述NM0SFET的铟镓砷源漏材料层叠置在所述铟镓砷沟道层上表面两侧，其侧边分别与所述铟镓砷沟道层两侧对齐。10.如权利要求9所述的三维集成CMOS集成单元，其特征在于，所述NM0SFET具有栅介质层，其叠置在所述铟镓砷沟道层之上并处在所述铟镓砷源漏材料层中间，所述NM0SFET的栅介质层下表面长度和所述铟镓砷源漏材料层下表面长度之和与所述铟镓砷沟道层长度相同。
【文档编号】H01L29/10GK106098689SQ201610402612
【公开日】2016年11月9日
【申请日】2016年6月8日
【发明人】孙兵, 刘洪刚, 王盛凯, 常虎东, 龚著靖
【申请人】中国科学院微电子研究所