芯片封装结构的制作方法
【技术领域】
[0001]本实用新型涉及一种半导体封装结构，特别是涉及一种减少封装塑料使用的芯片封装结构。
【背景技术】
[0002]随着可携式与穿戴式电子产品的发展，开发具有高效能、体积小、高速度、高质量及多功能性的产品成为趋势。为了使消费型电子产品的外形尺寸朝向微型化发展，晶圆级芯片尺寸封装(Wafer Level Chip Scale Package，WLCSP)制程成为在进行芯片封装时经常采用的技术手段。芯片尺寸(CSP)封装体，使用Solder Bump直接将电路引出，不使用传统打线，除了减少线路电阻也可以有效降低寄生电感，提高产品操作频率。此外，芯片面积与封装尺寸接近，功率密度也可以达到优化。
[0003]此外，在传统的封装制程中，通常会利用塑封料来封装芯片，以形成包覆芯片的塑封层。塑封层除了提供芯片支撑强度，避免芯片在运输或在制备流程中受损，也可使芯片免于受水气入侵。然而，塑封层虽然可保护芯片，却会污染环境。
【实用新型内容】
[0004]本实用新型实施例在于提供一种芯片封装结构，其借助导电框体来封装芯片。导电框体仍对芯片提供支撑强度以及保护，因此可减少塑封料的使用。此外，通过改变切割位置，可根据不同的电路形成可适用在不同电路中的芯片封装结构。
[0005]本新型其中一实施例提供一种芯片封装结构，用于设置于一电路板上。芯片封装结构包括导电架、绝缘胶体、第一芯片及第二芯片。导电架具有底部与第一分隔板，底部包括第一导电部及第二导电部。且第一分隔板凸出于第二导电部。绝缘胶体设置于第一导电部与第二导电部之间。第一芯片设置于第一导电部，其中第一芯片的漏极电性连接至第一导电部。第二芯片设置于第二导电部，其中第二芯片的漏极电性连接至第二导电部。当芯片封装结构设置于电路板上时，第一芯片的源极经由电路板、第一分隔板与第二导电部电性连接至第二芯片的漏极。
[0006]所述的芯片封装结构，更包括一第二分隔板，位于所述导电架的一侧，所述第二分隔板电性连接于所述第一导电部，并与所述第一分隔板形成一第一容置区，其中所述绝缘胶体位于所述第一容置区内。
[0007]所述第一芯片封装结构更包括一第三芯片，所述第二芯片与所述第三芯片设置于所述第二导电部，并通过所述第二导电部相互电性连接。
[0008]所述第一芯片与所述第二芯片为功率晶体管，所述第三芯片为二极管。
[0009]本实用新型另一实施例提供一种芯片封装结构，用来设置于一电路板上，所述芯片封装结构包括:一导电架，具有一底部与一第一分隔板，所述底部包括一第一导电部及一第二导电部，且所述第一分隔板与所述第二导电部电性连接；一绝缘胶体，设置于所述第一导电部与所述第二导电部之间；一第一芯片，设置于所述第一导电部，其中所述第一芯片的漏极电性连接至所述第一导电部；一控制芯片，设置于所述第一导电部，所述控制芯片电性绝缘于所述第一导电部；以及一第二芯片，设置于所述第二导电部，所述第二芯片的漏极电性连接至所述第二导电部；其中，当所述芯片封装结构设置于该电路板上时，所述第一芯片的源极经由所述电路板、所述第一分隔板与所述第二导电部电性连接至所述第二芯片的漏极。所述控制芯片通过一绝缘胶固定于所述第一导电部，并与所述第一导电部电性绝缘。
[0010]在本实用新型实施例所提供的芯片封装结构的制造方法中，利用导电框体取代塑封料来封装芯片，可减少塑封料的使用，而尽可能避免环境污染。另外，在导电框体切割以形成多个芯片封装结构时，可借助改变切割的位置来形成不同的封装结构。
[0011]为使能更进一步了解本实用新型的特征及技术内容，请参阅以下有关本实用新型的详细说明与附图，然而所附附图仅提供参考与说明用，并非用来对本实用新型加以限制。
【附图说明】
[0012]图1为本实用新型实施例的芯片封装结构的制造方法的流程图；
[0013]图2为本实用新型实施例的芯片封装结构在图1的步骤中的局部剖面示意图；
[0014]图3为本实用新型实施例的芯片封装结构在图1的步骤中的局部剖面示意图；
[0015]图4A为本实用新型实施例的导电框体的局部俯视示意图；
[0016]图4B为图4A中沿H-H剖面线的剖面示意图；
[0017]图4C为本实用新型另一实施例的导电框体的局部剖面示意图；
[0018]图5A为本实用新型实施例的芯片封装结构在图1的步骤中的局部俯视示意图；
[0019]图5B为图5A沿1-1剖面线的剖面示意图；
[0020]图5C为本实用新型另一实施例的芯片封装结构在图1的步骤中的局部剖面示意图；
[0021]图6A为本实用新型实施例的芯片封装结构在步骤中的局部仰视示意图；
[0022]图6B为图6A中沿J-J剖面线的剖面示意图；
[0023]图7为本实用新型实施例的芯片封装结构组装于电路板上的局部剖面示意图；
[0024]图8为本实用新型另一实施例的芯片封装结构的制造方法的流程图；
[0025]图9A为本实用新型另一实施例的芯片封装结构在图8的步骤中的局部仰视示意图；
[0026]图9B为图9A中沿I’ -1’剖面线的剖面示意图；
[0027]图1OA为本实用新型另一实施例的芯片封装结构在执行图8的步骤中的局部仰视示意图；
[0028]图1OB为图1OA中沿J’ -J’剖面线的剖面示意图；
[0029]图11为本实用新型另一实施例的芯片封装结构组装于电路板上的局部剖面示意图；
[0030]图12A为本实用新型另一实施例的芯片封装结构应用于电路中的示意图；
[0031]图12B为本实用新型另一实施例的封装结构的俯视示意图；
[0032]图13A为本实用新型另一实施例的芯片封装结构应用于电路中的示意图；
[0033]图13B为本实用新型另一实施例的芯片封装结构的俯视示意图；
[0034]图14A为本实用新型另一实施例的芯片封装结构应用于电路中的示意图；
[0035]图14B为本实用新型另一实施例的芯片封装结构的俯视示意图；
[0036]图15A为本实用新型另一实施例的芯片封装结构在图8的步骤的局部仰视示意图；
[0037]图15B为本实用新型另一实施例的芯片封装结构在图8的步骤中的局部仰视示意图；
[0038]图16A为本实用新型实施例的另一芯片封装结构的仰视示意图；
[0039]图16B为本实用新型另一实施例的芯片封装结构应用于电路中的示意图；
[0040]图17A为本实用新型另一实施例的芯片封装结构在图8的步骤S220的局部仰视示意图；
[0041]图17B为本实用新型另一实施例的芯片封装结构在图8的步骤S222的局部仰视示意图；
[0042]图18为本实用新型另一实施例的芯片封装结构的仰视示意图。
[0043]【附图标记说明】
[0044]半导体元件SI
[0045]主动面10、10a、1b
[0046]闸极101
[0047]源极102
[0048]背面11、11a、Ilb
[0049]漏极110、110a、IlOb
[0050]底部凸点金属垫103、104
[0051]闸极焊垫105、105a、105b、105c、105d
[0052]源极焊垫106、106a、106b、106c、106d
[0053]焊垫30
[0054]导电框体F1、F2、F3、F4
[0055]底板20
[0056]承载面201
[0057]底面202
[0058]容置区200
[0059]分隔板21
[0060]端面210、210a、210b
[0061]导电层22、22a、22b、23、32a ?32d
[0062]接合胶3
[0063]第一切割槽203、203b、303b、403b
[0064]第二切割槽204、304b、404
[0065]第一芯片Cl、Cl，
[0066]第二芯片C2、C2，
[0067]第三芯片C3、C3’
[0068]第四芯片C4
[0069