专利名称：振动型调节器的驱动装置的制作方法
技术领域：
本发明涉及由永久磁铁或电磁铁构成的振子，电磁铁或永久磁铁构成的定子，和支持上述振子的弹性体构成的振动型调节器的驱动装置，特别适合于作为便携式电话的常用工作(日文マナ)模式中使用的振动器用的振动型调节器的驱动装置。
背景技术：
已有的便携式电话的常用工作(日文マナ)模式中使用的振动器用偏心马达的情形是很多的，但是近年来，既不持有轴承地利用共振又利用线性振动型调节器的便携式电话用的振动器令人注目。在利用这种振动型调节器的自共振频率产生驱动信号的驱动装置中有美国专利6,133,701的DRIVING CIRCUIT FOR OSCILLATORYACTUATOR(振动型调节器的驱动电路)。这是如图13所示地通过在功率放大器中实施模拟正反馈使它自激振荡，在自共振频率附近驱动称为定子线圈的振动型调节器的驱动线圈的模拟方式。
又，在日本平成8年公布的8-331826号专利公报或日本专利公报2001-128487中揭示了将驱动频率引入到振动型调节器的共振频率附近的技术，但是它们设置了与驱动线圈不同的专用振动传感器。
在已有的振动型调节器的驱动装置中为了实现自激振动(美国专利6,133,701)除了需要难以集成化的大容量电容外，调节器电路自身的共振Q值低使自激振动稳定并继续是困难的。而且开始时的驱动力的前沿很缓慢，达到稳定振动状态的时间很长。又，因为用方形波进行驱动所以电功率效率不大高。
本发明除了不需要成为集成化障碍的大容量电容外，即便调节器自身的共振Q值低也可以继续振动，开始时的驱动力的前沿也很快。又达到稳定振动状态的时间短并且由于是间歇驱动电功率效率高。
将驱动频率引入到共振点附近(日本平成8年公布的8-331826号专利公报)就是对供给与检测动子的移动变化，速度，加速度中的至少1个的检测装置的输出相应的电磁铁线圈的电功率进行控制，但是要另外设置检测用传感部件，构造复杂。
又，日本专利公报2001-128487中揭示了根据弹簧振动系统的固有振动数的检测结果决定供给电流脉冲的频率的振动型线性调节器，但是检测作为物理量的振幅值将振幅值达到最大的点的频率作为驱动频率。
又，在日本专利公报2001-128487的权利要求8中谈到“以在停止向线圈的供给电流的状态下求固有振动数为特征的权利要求1～7中任何一项记载的振动型线性调节器”，但是在无论哪种情形中都设置与驱动线圈不同的“固有振动数检测装置”。如上所述已有技术需要大容量的电容和集成化时需要很多端子等，难以实现驱动用的廉价的集成电路。
在本发明中，因为用振动型调节器的驱动线圈自身的电动势进行固有共振频率的检测，所以调节器的构造简单并能廉价地构成。因为为了检测电动势不用振幅值而利用电动势极性的时间比率所以振幅值只需要H，L这样2个值，可以根据逻辑值进行数字处理，能够廉价地实现集成电路化。又，因为由成为障碍的残留电感等引起的回扫描脉冲是振幅大宽度窄的脉冲，所以在本发明的装置中几乎没有影响。又在权利要求1～4中实现集成电路时不需要外附的部件也能够减少集成电路自身的端子数。
发明内容
为了解决上述课题，本发明的振动型调节器的驱动装置当截断间歇驱动的驱动电流时检测振动型调节器的电动势，与从该调节器的自共振频率的偏移相对应的电动势的正负极性的时间比率对应地用FLL(Frequency Locked Loop频率同步环路)控制振动频率，驱动振动型调节器。因此能够使振动型调节器固有的自共振频率附近的脉冲驱动稳定并继续进行。
又因为本发明特别采用数字FLL，所以大体上能够用数字电路进行处理非常适合于集成电路。
本发明是用低通滤波器除去控制信号的交流成分可以连续改变频率的VCO(Voltage Controlled Oscillator(电压控制振荡器))，控制方式是模拟FLL，但是工作几乎是一样的。
本发明即便共振Q值低也能够继续稳定地振动。具有相反地Q值低到某种程度使引入频率范围变宽，容易吸收振动型调节器的固有共振频率零散的特征。
图1是表示本发明的代表性实施例的方框图。
图2是并联共振电路的振幅响应和相位响应。
图3是当驱动频率与振动型调节器的自共振频率一致时的驱动电流波形和电动势波形。
图4是当驱动频率比振动型调节器的自共振频率低时的驱动电流波形和电动势波形。
图5是当驱动频率比振动型调节器的自共振频率高时的驱动电流波形和电动势波形。
图6是本发明的其它实施例。
图7是图6的实施例的定时图。
图8是控制振荡器的构成例。(a)是切换振荡器电容的例子，(b)是利用内藏的振荡电路和分频器的例子，(c)是利用外部基准时钟和分频器的例子。
图9是本发明的根据单一驱动的其它实施例。
图10是图9的实施例的定时图。
图11是表示根据本发明的图6的试制装置的频率引入特性的曲线图。
图12是本发明的减少驱动信号跳动的其它实施例。
图13是已有例的方框图。
具体实施例方式
下面我们根据附图详细说明本发明。首先我们说明代表性的振动型调节器的驱动电路。
图1是本发明的代表性实施例的方框图。控制振荡器1的输出端与分频器2连接，分频器2的最终的Q输出端和Q-输出端与波形整形电路3连接，通过波形整形电路3中的缓冲器与驱动电路4的各MOS晶体管的栅极连接。但是如果波形整形电路3的NAND门和分频器2的最终的Q输出端和Q-输出端的驱动能力高则不一定需要上述缓冲器。
相互连接的MOS晶体管4a，4c的漏极和MOS晶体管4b，4d的漏极分别与振动型调节器5的驱动线圈端子连接。这个驱动线圈端子通过保护用的电感元件6a，6b与电动势检测电路6的输入端连接。电动势检测电路由具有可以在接地电位附近的输入进行工作的差动输入端子和能使电源电压最大摆动的轨道到轨道的输出端子的比较器等构成，将输入的模拟信号变换成2值的数字信号。
这个电动势检测电路6的输出与例如由“异-或”门电路构成的极性反转电路7的一个输入端连接，另一个输入端输入与分频器2的最终段的Q-输出同步的脉冲。
极性反转电路7的输出端与由AND门电路构成的提取电路8的一个输入端连接。提取电路8的另一个输入是与分频电路2的最终段的输入逻辑信号同步的信号，并且驱动电路4通电时具有关闭提取电路的极性。也可以改换极性反转电路7和提取电路8的连接顺序。
振动型调节器5的电路上的等效电路一般为并联共振电路。进一步也加上由线圈的电感等构成的串联阻抗，但是因为通常在远比上述并联共振频率高的频率上呈现阻抗，所以在并联共振频率附近进行解析时也可以忽略该阻抗。
图2是并联共振频率＝100Hz，共振Q值＝2时，电流驱动并联共振电路时的振幅，相位特性。在共振点电压即电动势的相位为零。这表示如图3所示在振动型调节器的驱动线圈上产生的电动势的电压相位与驱动信号的相位一致。
如图3的斜线所示在驱动信号停止期间检测出的电动势极性的时间比率为50％。图3的驱动波形正侧的驱动期间的1/4周期为T1，以后每个1/4周期为T2，T3，T4。在期间T2和T3的电动势的极性分别从正到负，从负到正变化，它的比率约为50％。
当以比共振点低的频率驱动时，并联共振电路成为电感性的，电动势的相位对于驱动电流波形超前。这使在振动型调节器的驱动线圈上产生的电动势的电压相位比驱动电流的相位超前，并使如图4的斜线区域所示在驱动信号停止期间检测出的电动势的极性与就在前面的驱动电压的极性和逆极性的比率，即在周期T2的负比率，在周期T4的正比率增加。
当以比共振点高的频率驱动时，并联共振电路成为电容性的，电动势的相位对于驱动电流波形滞后。这使在振动型调节器的驱动线圈上产生的电动势的电压相位比驱动电流的相位滞后，并使如图5的斜线区域所示在驱动信号停止期间检测出的电动势的极性与就在前面的驱动电压的极性和同极性的比率，即在周期T2的正比率，在周期T4的负比率增加。
所以，当通过使电动势检测电路6的输出与驱动电路4的驱动电压同步地进行反转控制的极性反转电路7，并且在提取电路8中只提取期间T2，T4信号时，能够根据提取电路8输出的逻辑电平的H，L的比率，检测出驱动频率偏离振动型调节器5的自共振频率的方向，如果根据这个检测信号对控制振荡器1的2个频率的时间比进行控制，则能够将驱动频率引入到振动型调节器5的自共振频率附近。这种控制方式称为数字FLL。
图6表示进一步改良根据本发明的图1系统的实施例。它是在图1的基本装置中追加延迟电路9和切换电路10。因为各方框的标号与图1中使用的标号相同所以省略对它们的说明。
切换电路10的2个输入端分别与上述延迟电路的输入端和输出端连接，切换电路10的输出端与控制振荡器1的频率选择输入端连接。切换的控制信号是与分频器2的最终段的输入时钟同步的信号，并且具有当驱动振动型调节器5时使上述延迟电路的输出成为控制振荡器的控制信号那样地进行切换的极性。
延迟电路例如给出与由移位寄存器构成的驱动电路4的驱动频率的1/4周期相当的时间延迟。下面我们详细述说给出上述延迟的时钟的选定。
供给延迟电路4的移位寄存器的时钟是使移位寄存器的段数为2的n次方，与离开分频电路2的最终段的第(n+2)段的双稳态多谐振荡器的输入时钟同步的信号。如果移位寄存器的段数为8段＝2的3次方，则因为n+2＝5，所以如图所示成为与离开分频电路2的最终段的第5段的双稳态多谐振荡器的输入时钟同步的信号。
如果移位寄存器的段数为16段＝2的4次方，则因为n+2＝6，所以如图所示地成为与离开分频电路2的最终段的第6段的双稳态多谐振荡器的输入时钟同步的信号。这个移位寄存器的段数越多，则元件数越多，补偿信号的精度越高，能够越加减少振动型调节器5的驱动信号的跳动。此外，也可以改换极性反转电路7和提取电路8的连接顺序。
图6的实施例的定时图如图7所示。最上段的逻辑信号P1是图6的控制振荡器1的1个输出，是供给构成延迟电路9的移位寄存器的时钟。P2是分频电路2的最终段的前面1个段的输入时钟信号，P3是分频电路2的最终段的输入时钟信号，P4是分频电路2的最终段的Q-输出，P5，P7分别是P信道MOS晶体管值4d，4c的栅极驱动信号，P6，P4分别是N信道MOS晶体管值4a，4b的栅极驱动信号。P8，P9是振动型调节器的驱动线圈端子，在定时图中令两端的电压波形为P8-P9，用模拟值表示。
P10是电动势检测电路6的输出，P11是极性反转电路7的输出。P11按照P4的逻辑电平实施P10信号的反转，正转控制。P12是提取电路8的输出，在期间T2，T4打开门电路，从输入的P11提取需要的信息。同时P12是构成延迟电路9的移位寄存器的输入。P13是构成延迟电路9的移位寄存器的输出。P14是切换电路10的输出信号，并且是控制振荡器的控制输入。按照这个P14的控制输入信号的逻辑电平H，L将控制振荡器1的输出频率分别切换到高或低。
控制振荡器1的实施例如图8所示。图8a是将利用逻辑门的CR振荡电路的C切换到C1或C2的图，因此也切换振荡频率。图8b是利用固定振荡器和分频器的图。这种方式的特征是因为根据控制输入选择通过上述分频器或绕过上述分频器切换输出频率所以能够正确地设定频率比。
这样在利用分频器的类型中，作为控制振荡器的频率比当分频器具有n段时为2的n次方。例如如果n＝2段，则形成频率比为2的2次方周期比为4的控制振荡器。
图8c是利用外部的基准频率时钟的图。在对于外部时钟具有适当分频比的分频器中制成需要频率的时钟信号，代替图8b的固定振荡器使用这个时钟信号。因为当将本发明的装置放入大规模集成电路系统LSI时，不需要设置专用的振荡器又提高了精度所以是非常有效的技术。
本发明的其它实施例如图9所示。这个实施例的特征是驱动电路是单一的。因为振动型调节器的驱动在1个周期中只进行1次所以驱动力小，但是可以只用1个大功率晶体管等使构成简单成本降低。
在1～10的构成要素中在具有与图1所示的构成要素相同功能的构成要素上加上与图1相同的标号。此外也可以改换极性反转电路7和提取电路8的连接顺序。
图10是图9所示的实施例的定时图。图左侧的记号N1～N10表示图9中指定的电路节点号码N1～N10的信号。只有N5是模拟信号，其它都是逻辑信号。
N1是控制振荡器1的输出，N2是分频器2的最终段的时钟输入，N3是分频器2的最终段的Q值输出，N4是驱动电路4的驱动输入，N5是振动型调节器5的驱动线圈端子和构成驱动电路4的晶体管的收集极和漏极端子的连接点，N6是电动势检测电路6的输出，N7是极性反转电路7的输出，而N8，N9是延迟电路9的输入，输出。N10是切换电路10的输出并且是控制振荡器1的控制输入。
图10的定时图具有从控制振荡器1切去控制振荡器1的控制输入N10的开环构成。因此可以容易地看出是N1的周期恒定的定时图。
图10的N5波形是在驱动时间以外的期间在电路上打开的振动型调节器5的驱动线圈两端发生的由调节器自身的自振动引起的电动势的波形。
通过与振动型调节器的自共振频率一致和上述电动势的相位与驱动信号大略一致，能够观察到如N5所示的正弦波状的电动势。驱动时上述电动势如N5的虚线示地被驱动信号掩盖，但是在除此以外的期间能够原封不动地检测出来。
为了正确地进行频率控制，使驱动电路4的驱动波形N4如图10所示地成为占空因数约1/4的窄的波形。将1个周期切成4个1/4周期如图10那样地分别得到T1，T2，T3和T4。这里，由电动势检测电路6检测电动势，由极性反转电路7交互地反转极性，由提取电路8只提取T2和T4期间的检测信号。
由切换电路10在T2和T4期间选择不通过延迟电路9的信号N8，在T1和T3期间选择经过延迟电路9的信号N9。因此，在不检测电动势的期间T1，T2中，再利用比这些期间早1/4周期的信号能够扩大引入频率范围，并且能够保持引入后的驱动波形N4的占空因数比大致恒定。在简易型中也可以省略这个延迟电路9和切换电路10。这时是根据引入条件多少改变占空因数比的情形。
图11是表示根据图6的试制装置的频率引入特性的曲线图。使用的振动型调节器的自共振频率约为120Hz，共振Q值约为2。控制振荡器1采用图8b的方式，2周的频率比为4，延迟电路9采用8段移位寄存器。
图中没有画出固有频率的产生，但是通过从P2将切换信号供给控制振荡器1的控制输入，固定地交互切换2周，改变控制振荡器的原振荡频率进行测定。结果，能够确认对于约50Hz～170Hz那样的非常宽范围的固有频率的引入性能。
图12是减少驱动信号跳动的其它实施例。在图6的实施例中追加计数器11和切换电路12，在切换电路10中追加1个控制输入。因为除此以外的方框标号与图6中使用的标号相同，所以省略对它们的说明。
由计数器11对驱动信号进行计数，当经过多个周期，振动稳定时，通过将切换电路12从移位寄存器的输入端一侧切换到移位寄存器的输出端一侧，使存储在延迟电路9中的与1/4周期相当的信息进行循环。进一步，将切换电路10固定在移位寄存器的输出端一侧。这样做时，通过中断由FLL实施的反馈作用，得到固定周期的驱动信号。除了利用移位寄存器外也可以将信息存储在RAM等的其它存储装置中。
如果在开始驱动到振动稳定后进入它的固定读出状态那样地设定计数器11的计数，则既能够与振动型调节器的固有共振频率的经过一年的变化和温度变化对应，又能够减少跳动。
本发明能够利用与已有的偏心马达比较部件数少构造简单的振动型调节器。因为振动型调节器没有轴承所以当安装在印刷电路基板上时可以进行反射流焊接等，能够提高产量和降低成本。
又，作为振动型调节器的驱动装置，因为即便振动型调节器的共振Q值较低也能够继续进行在固有振动频率附近的驱动，所以能够吸收由调节器的制造零散引起的固有共振频率的变动，从而能够提高调节器本体的生产性并且能够廉价地进行制造。
又已有的自振荡型当起动时前沿很缓慢，不能短时间内达到稳定振动状态，但是在本发明中起动的前沿可以在短时间内完成。
而且已有的技术外附部件很多，但是在本发明中大部分是逻辑电路处理，都已经集成电路化。又因为引入频率范围非常宽广所以可以降低振荡频率精度，从而能够将振荡电路容易地内藏在集成电路中。这样，在本发明的装置中能够实现不需要调整没有外附部件的集成电路。
又因为在电动势检测电路6的输出一侧设置极性反转电路，所以既具有取消构成电动势检测电路6的比较器的输入补偿的效果，又可以降低元件精度。
权利要求
1.振动型调节器的驱动装置，它的特征是插入控制振荡器，对这个控制振荡器的输出进行分频的分频电路，对上述分频电路的输出波形进行整形的波形整形电路，按照这个波形整形电路的输出间歇地对振动型调节器进行差动驱动的间歇驱动电路，检测在上述振动型调节器的驱动端子两端发生的电动力的极性的电动力检测电路，根据这个电动力检测电路的输出逻辑电平选择上述控制振荡器的振荡频率，并且在上述电动力检测电路的输出和上述控制振荡器的控制输入之间与上述间歇驱动电路的周期同步地对极性进行反转控制的极性反转电路，和只有当上述间歇驱动电路停止驱动时才提取信号的提取电路，自动地将间歇驱动输出的频率引入到振动型调节器的自共振频率附近。
2.权利要求项1记载的振动型调节器的驱动装置，它的特征是设置使当间歇驱动电路停止驱动电流时进行检测的电动力检测电路的输出延迟约1/4周期的延迟电路，当间歇驱动电路进行驱动时将上述延迟电路的输出作为控制振荡器的控制输入，一面使间歇驱动电路输出的占空因数大致保持恒定一面扩大同步频率范围。
3.振动型调节器的驱动装置，它的特征是插入控制振荡器，对这个控制振荡器的输出进行分频的分频电路，对上述分频电路的输出波形进行整形的波形整形电路，按照这个波形整形电路的输出间歇地对振动型调节器进行单独驱动的间歇驱动电路，检测在上述振动型调节器的驱动端子两端发生的电动力的极性的电动力检测电路，根据这个电动力检测电路的输出逻辑电平选择上述控制振荡器的振荡频率，并且在上述电动力检测电路的输出和上述控制振荡器的控制输入之间，当上述间歇驱动电路停止驱动时只提取最初的1/4周期和第3个1/4周期的期间的信号的提取电路，和与上述间歇驱动电路的周期同步地对极性进行反转控制的极性反转电路，自动地将间歇驱动输出的频率引入到振动型调节器的自共振频率附近。
4.权利要求项3记载的振动型调节器的驱动装置，它的特征是设置使在间歇驱动电路停止驱动电流时的最初的1/4周期和第3个1/4周期的期间进行检测的振动型调节器的驱动端子两端出现的电动力的正负极性信号延迟间歇驱动周期的约1/4周期的延迟电路，在当间歇驱动电路进行驱动时和停止驱动电流时的第2个1/4周期的期间中将上述延迟电路的输出作为控制振荡器的控制输入，一面使间歇驱动电路输出的占空因数大致保持恒定一面扩大同步频率范围。
5.权利要求项1～4记载的振动型调节器的驱动装置，它的特征是振荡电路是可以连续进行频率控制的控制振荡器，在控制振荡器的输入端插入低通滤波器。
6.权利要求项1～5记载的振动型调节器的驱动装置，它的特征是设置存储当间歇驱动电路停止时的电动力检测电路输出的电路，重复这个存储电路的输出用作控制振荡器的控制信号。
全文摘要
本发明实现适用于能够在振动型调节器的共振频率附近高效率地驱动振动型调节器的集成化的驱动电路。本发明提供利用检测在振动型调节器的驱动电流停止期间由于机械振动在驱动线圈上产生的电动势，按照它的正负极性的相对时间比率控制振荡频率将驱动频率引入到振动型调节器的自共振频率附近的FLL(Frequency Locked Loop)的振动型调节器的驱动装置。
文档编号H02K33/00GK1419333SQ0215046
公开日2003年5月21日 申请日期2002年11月13日 优先权日2001年11月13日
发明者日下部博巳 申请人:帝国通信工业株式会社, Ac技术株式会社