专利名称：静电放电防护电路的制作方法
技术领域：
本发明是有关于静电放电(elec加static discharge, ESD)防护，特别是有关 于低压制造工艺中高压接脚的静电放电防护。
背景技术：
静电放电现象容易导致半导体元件的损害而影响到集成电路的正常功 能。因此，在设计集成电路时，需加强静电放电的防护设计，以提升集成电 路的静电放电敏感度(sensitivity)。
现今，由于低压(low voltage, LV)制造工艺的进步，越来越多的集成 电路可操作在较低的工作电压下，例如 一般逻辑电路常用的工作电压(即
5V、 3.3V、 2.5V、 1.8V等)。然而，对一些有特殊应用需求的产品而言，集 成电路内的部分接脚(pin)需要操作在较高的电压，例如7V、 8V、 9V等。 其中，较高的电压大体上是大于5V并且不属于高压(high voltage, HV)范 围， 一般称的为中压(medium voltage, MV)。
在集成电路中，若将中压应用在低压元件上，会造成低压元件的崩溃 (breakdown)，使得低压元件无法正常工作，即低压制造工艺中的静电放电 防护电路无法对使用中压的接脚作保护。因此，需要一种能在现有的低压制 造工艺上实现中压静电放电防护的电路。
发明内容
本发明提供一种静电放电防护电路，包括 一晶体管，耦接于一节点以 及一接地端之间，具有一栅极耦接至上述接地端；一二极管串，耦接于上述 节点以及一接合垫之间，具有以串联方式连接的复数第一二极管，上述第一 二极管以由上述接合垫至上述节点的顺向导通方向而连接；以及一第二二极 管，耦接于上述节点以及上述接合垫之间，上述第二二极管以由上述节点至 上述接合垫的顺向导通方向而连接。
再者，本发明提供一种静电放电防护电路，包括一N型晶体管，耦接 于一节点以及一接地端之间，具有一栅极耦接至上述接地端； 一第一二极管, 具有一第一阳极以及一第一阴极，上述第一阳极耦接至一接合垫； 一第二二 极管，具有一第二阳极以及一第二阴极，上述第二阳极耦接至上述第一阴极， 而上述第二阴极耦接至上述节点；以及一第三二极管，具有一第三阳极以及 一第三阴极，上述第三阳极耦接至上述节点，而上述第三阴极耦接至上述接 合垫。
再者，本发明提供一种静电放电防护电路，包括 一晶体管，耦接于一 节点以及一接地端之间，具有一栅极耦接至上述接地端；一二极管串，耦接 于上述节点以及一接合垫之间，具有以串联方式连接的复数第一二极管；以 及一第二二极管，耦接于上述节点以及上述接合垫之间，其中，当上述接合 垫的一第一电压大于上述节点的一第二电压时，上述第一二极管以由上述接 合垫至上述节点的方向而顺向导通，而当上述第二电压大于上述第一电压时， 上述第二二极管以由上述节点至上述接合垫的方向而顺向导通。
本发明的静电放电防护电路可在低压制造工艺所形成的低压电路内提供 中压的静电放电防护，不需要额外的制造成本即可在现有的低压制造工艺中 提供较高电压的静电放电防护。
图1为根据本发明一实施例所述的静电放电防护电路；以及 图2为根据本发明一实施例所述的二极管的制造工艺剖面图。
附图标号
10 接合垫
20 二极管串
22、 24、 26、 28、 30 二极管
40 晶体管
50 节点
100 静电放电防护电路 210 P型基底 220 N型井区 230 P型掺杂区 250 P型二极管
vss 接地端
具体实施例方式
为让本发明的上述和其他巨的、特征、和优点能更明显易懂，下文特举
出较佳实施例，并配合附图，作详细说明如下 实施例
图1为根据本发明一实施例所述的静电放电防护电路100。静电放电防护
电路100包括接合垫(pad) 10、 二极管串(diode chain) 20、 二极管30以及 晶体管40。接合垫10耦接至接脚，用以接收中压信号。二极管串20由四颗 二极管22、 24、 26与28串联而组成，其中二极管22的阳极(anode)耦接至 接合垫IO、 二极管22的阴极(cathode)耦接至二极管24的阳极、二极管24 的阴极耦接至二极管26的阳极、二极管26的阴极耦接至二极管28的阳极， 以及二极管28的阴极耦接至节点50。因此，二极管串20内的二极管以由接 合垫10至节点50的顺向导通方向(forward conduction direction)而连接。二 极管30耦接于接合垫10以及节点50之间，二极管30以由节点50至接合垫 10的顺向导通方向而连接，即二极管30的阳极耦接至节点50而阴极耦接至 接合垫10。晶体管40耦接于节点50以及接地端VSS之间，其中晶体管40 的栅极耦接至接地端VSS。在此实施例中，晶体管40为N型金属氧化半导体 (metal oxide semiconductor, MOS)晶体管。在静电放电事件中，当接合垫
10上的电压大于节点50的电压时，二极管串20内的二极管以由接合垫10至 节点50的方向而顺向导通。反之，当节点50上的电压大于接合垫10的电压 时，二极管30以由节点50至接合垫10的方向而顺向导通。
图2为根据本发明一实施例所述的二极管的剖面图。如图2所示，N型 并区220设置于P型基底210中，而P型掺杂区230设置于N型井区220中。 其中，P型掺杂区230以及N型井区220形成P型二极管250。如图2所显示, P型二极管250由N型井区220所包围。由于N型井区220至P型基底210 的崩溃电压(breakdown voltage)很高，所以可使用P型二极管250来进行堆 迭(stack)。因此，在本发明一实施例中，图1中二极管串20内的二极管以 及二极管30皆为P型二极管250。
参考图1， 二极管串20内的二极管数量是根据中压信号的实际操作电压 以及晶体管40的崩溃电压所决定。对一般逻辑电路而言，常用的工作电压为 5V、 3.3V、 2.5V、 1.8V等。然而，对逻辑电路的部分接脚而言，需要操作在 较高的电压，例如大于5的电压，即中压。举例来说，假设晶体管40的崩 溃电压为8V，而中压信号的实际操作电压为9V。接着，假设防护带(guard band)为20%,则操作在接合垫10的最大电压为10.8V。接着，接合垫10 的最大电压与晶体管40的崩溃电压的电压差为2.8V。由于二极管的顺向偏压 大约为0.7V。因此，当电压差为2.SV时，二极管串20内需要四颗二极管。 在此实施例中，以中压为9V来作当作例子，然其并非用以限定本发明的范围。 根据不同的中压以及低压元件的崩溃电压，使用者可选择适当的二极管数量。
本发明实施例所述的静电放电防护电路可在低压制造工艺所形成的低压 电路内提供中压的静电放电防护。再者，本发明不需要额外的制造成本即可 在现有的低压制造工艺中提供较高电压的静电放电防护。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任 何熟知此项技术的人，在不脱离本发明的精神和范围内，可做些许的更动与 润饰，因此本发明的保护范围当以权利要求范围所界定的为准。
权利要求
1.一种静电放电防护电路，包括一晶体管，耦接于一节点以及一接地端之间，具有一栅极耦接至上述接地端；一二极管串，耦接于上述节点以及一接合垫之间，具有以串联方式连接的复数第一二极管，其中上述第一二极管以由上述接合垫至上述节点的顺向导通方向而电性连接；以及一第二二极管，耦接于上述节点以及上述接合垫之间，其中上述第二二极管以由上述节点至上述接合垫的顺向导通方向而电性连接。
2. 如权利要求l所述的静电放电防护电路，其中上述晶体管为N型金属氧化半导体晶体管。
3. 如权利要求1所述的静电放电防护电路，其中上述第一二极管以及上 述第二二极管为一P型二极管。
4. 如权利要求3所述的静电放电防护电路，其中上述P型二极管包括 一N型井区，设置于一P型基底；以及一P型掺杂区，设置于上述N型井区。
5. 如权利要求1所述的静电放电防护电路，其中上述静电放电防护电路 应用在由低压制造工艺所形成的一低压电路中，以及上述低压电路的一第一 操作电压低于一第一电压值。
6. 如权利要求5所述的静电放电防护电路，其中上述接合垫耦接至一接 脚，以及上述接脚的一第二操作电压高于上述第一电压值。
7. 如权利要求6所述的静电放电防护电路，其中上述第一电压值大约为 5伏特。
8. 如权利要求6所述的静电放电防护电路，其中上述第一二极管的数量 根据上述第二操作电压以及上述晶体管的一崩溃电压所决定。
9. 一种静电放电防护电路，包括一N型晶体管，耦接于一节点以及一接地端之间，具有一栅极耦接至上 述接地端；一第一二极管，具有一第一阳极以及一第一阴极，上述第一阳极耦接至一接合垫；一第二二极管，具有一第二阳极以及一第二阴极，上述第二阳极耦接至 上述第一阴极，而上述第二阴极耦接至上述节点；以及一第三二极管，具有一第三阳极以及一第三阴极，上述第三阳极耦接至 上述节点，而上述第三阴极耦接至上述接合垫。
10. 如权利要求9所述的静电放电防护电路，其中上述第一二极管、上述 第二二极管以及上述第三二极管为一P型二极管。
11. 如权利要求IO所述的静电放电防护电路，其中上述P型二极管包括 一N型井区，设置于一P型基底；以及一P型掺杂区，设置于上述N型井区。
12. 如权利要求9所述的静电放电防护电路，其中上述静电放电防护电路 应用在由低压制造工艺所形成的一低压电路中，以及上述低压电路的一第一 操作电压低于一第一电压值。
13. 如权利要求12所述的静电放电防护电路，其中上述接合垫耦接至一 接脚，以及上述接脚的一第二操作电压高于上述第一电压值。
14. 一种静电放电防护电路，包括一晶体管，耦接于一节点以及一接地端之间，具有一栅极耦接至上述接 地端；一二极管串，耦接于上述节点以及一接合垫之间，具有以串联方式连接的复数第一二极管；以及一第二二极管，耦接于上述节点以及上述接合垫之间，其中，当上述接合垫的一第一电压大于上述节点的一第二电压时，上述第一二极管以由上述接合垫至上述节点的方向而顺向导通，而当上述第二电压大于上述第一电压时，上述第二二极管以由上述节点至上述接合垫的方向 而顺向导通。
15. 如权利要求14所述的静电放电防护电路，其中上述晶体管为N型金属氧化半导体晶体管。
16. 如权利要求14所述的静电放电防护电路，其中上述第一二极管以及 上述第二二极管为一 P型二极管。
17. 如权利要求16所述的静电放电防护电路，其中上述P型二极管包括 一N型井区，设置于一P型基底；以及一P型掺杂区，设置于上述N型井区。
18. 如权利要求14所述的静电放电防护电路，其中上述静电放电防护电 路应用在由低压制造工艺所形成的一低压电路中，以及上述低压电路的一第 一操作电压系低于5V。
19. 如权利要求18所述的静电放电防护电路，其中上述接合垫耦接至一 接脚，以及上述接脚的一第二操作电压高于5V。
20. 如权利要求19所述的静电放电防护电路，其中上述第一二极管的数 量根据上述第二操作电压以及上述晶体管的一崩溃电压所决定。
全文摘要
本发明是关于一种静电放电防护电路，该静电放电防护电路包括晶体管耦接于节点以及接地端之间，具有栅极耦接至接地端；二极管串耦接于节点以及接合垫之间，具有以串联方式连接的复数第一二极管，其中第一二极管以由接合垫至节点的顺向导通方向而连接。第二二极管耦接于节点以及接合垫之间，其中第二二极管以由节点至接合垫的顺向导通方向而连接。本发明的静电放电防护电路可在低压制造工艺所形成的低压电路内提供中压的静电放电防护，不需要额外的制造成本即可在现有的低压制造工艺中提供较高电压的静电放电防护。
文档编号H02H9/00GK101359824SQ20071013982
公开日2009年2月4日 申请日期2007年8月1日 优先权日2007年8月1日
发明者周业宁, 林耿立 申请人:世界先进积体电路股份有限公司