专利名称：静电放电防护电路的制作方法
技术领域：
本发明相关于一种静电放电防护电路，尤指一种用于输出 电3各中的"l争电》文电防护电^各。
背景技术：
在一般电路设计中，由于需要避免因为环境或人体静电对 电路造成的伤害，通常会在电路中设置一个电路组，以使整个 电路避免因为静电的伤害破坏而减损电路的寿命。
这样的电路通常称为静电放电(ESD ; Electrostatic Discharge)防护电路，在现有技术中，考虑ESD电路设计通常有 两种方法
1. 在电路中装设镇流电阻器(Ballastresistor)，可避免因为 电路中的寄生(parasitic)NMOS，因为不正常的导通，因而降低 静电保护的等级，在电路中装设镇流电阻器可改善NM()S不正 常导通的问题。
2. 在电源线间加上ESD箝制电路，以引导部分或全部的电 流。请参阅图1,其为传统具有ESD箝制电路的输出电路电路图， 如图1所示，输出电路l中包括ESD箝制电^各11,连接于电压源 VCC以及接地端12之间，输出电路l另夕卜包括PM0S13， PMOS13 的源极耦接于电压源VCC 、 漏极耦4妻于输出端16 ,以及 NMOS14, NMOS14的源极耦接至接地端12，漏极耦接至输出 单元16,寄生二极管15的阴极耦接于电压源VCC，输出单元16 耦接于二极管15的阳极。在PS模式(mode)时，因为ESD箝制 电路可引导静电电流按照寄生二极管15、电压源VCC、 ESD箝 制电i 各11到4妄地端12的^各线行走，因此可以避免l争电对电i 各造
6成的^皮坏。
但是在大尺寸的输出电路应用上，普遍都有低通导电阻
(RDSON)的需求，但是镇流电阻器会使通导电阻升高，因此在 参考通导电阻以及电路布局尺寸所反应出的成本，大尺寸输出 电路中 一 般都是不加或只是加极小的镇流电阻器，因此寄生 NPN非常容易有不一致导通的情形发生，而如果发生在大尺寸 的ODNMOS(open drain NMOS)，则ESD的问题将会更加的严 重，因为此时缺少寄生顺偏二极管使静电电流如图l所示按照寄 生二极管、电压源、ESD箝制电路(power clamp)到接地端的 路线行走，因而使静电电流必须流经NMOS。请参阅图2，其显 示大尺寸ODNMOS(open drain NMOS)的输出电路图，如图2所 示，输出电路2中，第一寄生电容21及第二寄生电容22用以提供 分压来使第一NMOS23正常的导通，但在实际电路中，当进行 静电放电时，会通过第 一 寄生电容21与寄生二极管25使电压源 VCC被充电，如果电压源与接地端之间的电容比第一寄生电容 21大，则电压源VCC只会被充电到一个不太高的电位，造成第 一NMOS23的栅极电位不够高，使第一NMOS23通道导通的阻 抗过高，因而降低了静电防护的表现，另外第二NMOS24如果 处于导通的状态下，也会更进一 步的将第一NMOS23的栅极电 位拉低至接地端，使静电放电防护的表现更差。
另 一个问题是在针对管脚进行静电放电测试时，在PS模式 (p()sitive-to-VSS)下可以通过，j旦是在positive Io to I()的才莫式下 会失败，这是因为电路的逻辑关联使第一NMOS23的栅极电位 被拉到逻辑低的缘故。请参阅图3，其显示ODNMOS的输出电 路与管脚关系图，如图3所示，输出电路3中输入端31的电位比 接地端32的电位低，对于反向器S1而言，是属于逻辑低的状态， 经过了偶数级的电路之后，第2n个反向器S2n的输出亦为低电
7位。连带影响第一NMOS23的栅极为低电位，因而使静电放电 防护的能力下降。
发明内容
因此，本发明的目的之一，在于提供一种静电放电防护电 路，其用于保护一输出电路在一静电电压产生时免于受到静电 的影响，该静电》文电防护电路包括 一电压源； 一阻断充电单 元耦4妻至该电压源，才是供一逆偏以控制该电压源在该l争电电压 产生时维持零电位；一P型金属氧化物半导体耦接至该阻断充 电单元； 一第一N型金属氧化物半导体耦接至该P型金属氧化物 半导体； 一第二N型金属氧化物半导体耦接至该P型金属氧化物 半导体以及该第一N型金属氧化物半导体；及一输出单元耦接 至该第二N型金属氧化物半导体；其中该静电电压受到该阻断 充电单元的影响，不提高该第二N型金属氧化物半导体导通的 阻抗。
本发明所述的静电放电防护电路，该阻断充电单元包括一 第一二极管。
本发明所述的静电》文电防护电^^,该阻断充电单元包括一 二极管与一高阻抗电阻，其中该高阻抗电阻耦4妻至该P型金属 氧化物半导体以及该第一N型金属氧化物半导体。
本发明所述的静电放电防护电路，该阻断充电单元为 一 高 阻抗电阻。
本发明所述的静电放电防护电路，该阻断充电单元包括一 第三二极管与一第四二极管互相串联，并耦接于该电压源与该
P型金属氧化物半导体之间，另外包括一第 一电阻耦接于该电 压源与该P型金属氧化物半导体的漏极之间。
本发明所述的静电放电防护电路，该阻断充电单元还包括
8一第二P型金属氧化物半导体耦接至该电压源与该P型金属氧 化物半导体的漏极与栅极。
本发明另提供一种静电放电防护电路，其用于保护一输出 电路在 一 静电电压产生时免于受到静电的影响，该静电放电防 护电路包括一输出电路，其包括一P型金属氧化物半导体、
一第一N型金属氧化物半导体、 一第二N型金属氧化物半导体以 及一输出单元，其中该第二N型金属氧化物半导体的源极耦接 至该输出单元与该P型金属氧化物半导体； 一 与非逻辑门耦接 至该输出电路； 一偶数级电路耦接至该与非逻辑门，其包括多 个反向器，其中该多个反向器的数目为偶数； 一升位电路耦接 于该与非逻辑门，其用于阻断与该输出电路连接的偶数级电路 关系，使该与非逻辑门在输出电压时为高电平的状态。
本发明所述的静电^:电防护电^^,该偶^t级电^各还包括一 输入单元，用以^是供一输入电压。
本发明所述的静电放电防护电路，该升位电路包括 一 电压 源、 一电阻、 一第三N型金属氧化物半导体、 一电容和一接地 端，其中该电阻耦接至该电压源与该第三N型金属氧化物半导 体的栅极之间，该第三N型金属氧化物半导体的源极耦接至该 电容，漏极耦接至该接地端。
本发明另提供一种静电放电防护电路，其用于保护一输出 电路在 一静电电压产生时免于受到静电的影响，该静电放电防 护电路包括 一电压源； 一阻断充电单元耦接至该电压源，提 供一逆偏以控制该电压源在该静电电压产生时维持零电位；一 P型金属氧化物半导体耦接至该阻断充电单元；一第一N型金属 氧化物半导体耦接至该P型金属氧化物半导体； 一第二N型金属
氧化物半导体耦接至该P型金属氧化物半导体以及该第一N型
金属氧化物半导体； 一与非逻辑门耦接至该P型金属氧化物半
9导体及该第一N型金属氧化物半导体； 一偶数级电路耦接至该
与非逻辑门，其包括多个反向器，其中该多个反向器的数目为
偶数；及一升位电路耦接于该与非逻辑门，其用于阻断与该输 出电路连接的偶数级电路关系，使该与非逻辑门在输出电压时 为高电平的状态，其中该静电电压受到该阻断充电单元的影响， 不提高该第二N型金属氧化物半导体导通的阻抗。
本发明所述的静电放电防护电路，该阻断充电单元包括一 第一二极管。
本发明所述的静电放电防护电路，该阻断充电单元还包括 一第二二极管耦接于该P型金属氧化物半导体的源极与漏极之间。
本发明所述的静电放电防护电路，该阻断充电单元包括一 二极管与 一 高阻抗电阻，其中该高阻抗电阻耦接至该P型金属
氧化物半导体以及该第一N型金属氧化物半导体。
本发明所述的静电放电防护电路，该阻断充电单元为一高 阻抗电阻。
本发明所述的静电放电防护电路，该阻断充电单元还包括 互相串联的一第三二极管与一第四二极管。
本发明所述的l争电》文电防护电^^,该阻断充电单元还包括 一第二P型金属氧化物半导体耦接至该电压源与该P型金属氧 化物半导体的漏极与栅极。
本发明所述的静电放电防护电路，该偶数级电路还包括一 输入单元，用以提供一输入电压。
本发明所述的静电放电防护电路，该升位电路包括 一 电压 源、 一电阻、 一第三N型金属氧化物半导体、 一电容和一接地 端，其中该电阻耦接至该电压源与该第三N型金属氧化物半导 体的栅极之间，该第三N型金属氧化物半导体的源极耦接至该
10电容，漏才及耦4妻至该4妻地端。
本发明所述的静电放电防护电路，可以^是高静电放电防护 的表现。
图1为传统具有箝制ESD电路的输出电^各电路图； 图2为显示大尺寸ODNMOS(open drain NMOS)的输出电路
图3显示ODNMOS的输出电^各与管脚关系图4为本发明较佳实施例的静电》文电防护电路；
图5a至图5f为本发明第 一 至第六实施例的阻断充电单元电路图。
具体实施例方式
请参阅图4,图4为本发明较佳实施例的,争电放电防护电路， 如图4所示，静电i文电防护电路4包括一输入端IN、偶数级电路 41、升位电路42、与非逻辑门43、输出电^各44以及输出单元45。
其中输入端IN输入输入电压至耦4妻于输入端IN的偶数级 电路41,偶数级电路41包括多个反向器，如反向器S1、反向器 S2等，其中多个反向器互相串连成偶数级电路41,偶数级电路 并耦接至与非逻辑门43的第 一输入端。
与非逻辑门43的第二输入端耦接至升位电路42,升位电路 42由电压源VCC、电阻421、第三N型金属氧化物半导体 (NMOS)422、第一电容423以及接地端46所组成，电阻421的一 端耦接至电压源VCC,另 一端耦接至第三NMOS422的栅极，第 三NMOS422的源极耦接至第 一 电容423的第 一端，漏极耦接至 接地端46。其中与非逻辑门的第二输入端耦接至第 一 电容423
ii的第 一端与第三NMOS422的源极之间，因为升位电路42的存
在，可以切断整个静电放电防护电路与其他管脚(未图示)的偶
数级电路关系，避免因为偶数级电路41而使与非逻辑门43的逻
辑输出为低电平，升位电路可以将与非逻辑门43的输出提升为 逻辑高电平的状态。
输出电路44耦接至与非逻辑门43的输出端，包括第一 PMOS441、第一NMOS442、阻断充电单元443、第二NMOS444 和电压源VCC。第一PMOS441与第一NMOS442的栅极互相耦 接，并且耦4妻至与非逻辑门43的输出端，第一PMOS441的漏极 耦接至阻断充电单元443以及第一 NMOS442的源极，第一 NMOS442的漏极耦接至接地端46。阻断单元443耦接至电压源 VCC。第二NMOS444的栅极耦接至第一PMOS441的漏极与第一 NMOS442的源极，源极耦接至输出单元45、漏极耦接至接地端 46。
当静电电压在静电放电防护电路中产生时，阻断充电单元 443可提供一逆偏压以阻断电压源VCC因为静电电压的产生而 充电，使电压源VCC维持在零电位，而第二NMOS444也因为电 压源VCC维持在零电位，故栅极电位不会因为VCC的充电而不 够高，可以有效解决因为分压而使第二NMOS444的栅极电压下 降的问题，使第二NMOS444通道导通的阻抗变小；另外第一 NMOS442也不会导通，因此不会有第一NMOS442的栅极电位 拉低至接地端的情况发生，可以将静电放电防护的表现维持在 很好的品质。
请再参考图5a至图5f，图5a至图5f为本发明第一至第六实 施例的阻断充电单元电路图，如图5a所示，阻断充电单元包括 第一二极管51及第二二极管52，第一二极管51的一端耦接至电 压源VCC,另 一端耦接至第一PMOS441的源极及第二二极管52
12的一端，第一NMOS442的源极耦接至第一PMOS441的漏极及第 二二极管52的另 一端，第一二极管51及第二二极管52用以阻断 电压源VCC在静电电压产生时充电的路径，使电压源VCC维持 在零电位。
图5b为本发明第二较佳实施例的阻断充电单元电路图，如 图5b所示，阻断充电单元包括第三二才及管53与第一高阻抗电阻 54，第三二极管53的一端耦接至电压源VCC，另一端耦接至第 一 PMOS441的源极，第 一 高阻抗电阻54—端耦接至电压源 VCC,另 一端耦接至第一PMOS441的漏极，第三二极管53和第 一高阻抗电阻54用以阻断电压源VCC在I争电电压产生时充电的 路径，使电压源VCC维持在零电位。
图5c为本发明第三较佳实施例的阻断充电单元电^各图，如 图5c所示，阻断充电单元包括第二高阻抗电阻55，第二高阻抗 电阻55的一端耦接至电压源VCC,另 一端耦接至第一PMOS441 的源极，第二高阻抗电阻55用以阻断电压源VCC在静电电压产 生时充电的路径，使电压源VCC维持在零电位。
图5d为本发明第四较佳实施例的阻断充电单元电路图，如 图5d所示，阻断充电单元包括第四二极管56、第五二极管57与 第三高阻抗电阻58，第四二极管56的一端耦接至电压源VCC， 另 一端耦接至第五二极管57的一端，第五二极管57的另 一端耦 接至第一PMOS441的源极，第三高阻抗电阻58 —端耦接至电压 源VCC,另 一端耦接至第一PMOS441的漏极，第四二极管56、 第五二极管57与第三高阻抗电阻58用以阻断电压源VCC在静电 电压产生时充电的路径，使电压源VCC维持在零电位。
图5e为本发明第五较佳实施例的阻断充电单元电路图，如 图5e所示，阻断充电单元包括第六二极管59与第三PMOS60， 第六二极管59的 一 端耦接至电压源VCC ,另 一 端耦接至第一
13PMOS441的源才及，第三PMOS60为 一长通道(long-channel)并且 漏极端极小的MOS ，其中第三PMOS60的源极耦接至电压源 VCC，栅极耦接至第一PMOS441的栅极，漏极耦接至第一 PMOS441的漏极，第六二极管59与第三PMOS60用以阻断电压 源VCC在静电电压产生时充电的路径， -使电压源VCC维持在零 电位。
图5f为本发明第六较佳实施例的阻断充电单元电路图，如 图5f所示，阻断充电单元包括第七二极管61与第一晶体管62， 第七二极管61的 一 端耦接至电压源VCC ，另 一 端耦接至第一 PMOS441的源极，第一晶体管62的射极耦接至电压源VCC，基 极耦接至接地端，集极耦接至第一PMOS441的漏极，第七二极 管61与第一晶体管62用以阻断电压源VCC在I争电电压产生时充 电的路径，使电压源VCC维持在零电位。
如上所述，图5a至图5f所示的阻断充电单元可以有效的阻 断电压源VCC因为静电电压的产生而充电，使电压源VCC维持 在零电位，而第二NMOS444也因为电压源VCC维持在零电位， 故栅极电位不会因为VCC的充电而不够高，可以有效解决因为 分压而使第二 NMOS444的栅极电压下降的问题，使第二 NMOS444通道导通的阻抗变小；另外第一NMOS442也不会导 通，因此不会有第一NMOS442的栅极电位拉低至接地端的情况 发生，可以将静电放电防护的表现维持在很好的品质。其中图 5a至图5f所示的阻断充电单元仅是实施例之一，实施上的阻断 充电单元并不以使为限，凡足以阻断电压源充电以避免静电放 电防护的表现下降的电路接为本发明所保护的技术。
如前所述，本发明可以解决静电放电防护表现因为反向器 的逻辑输出为低电平或是NMOS栅极电压过低以及不正常导通 而降低等问题，极具产业上的价值。
14以上所述^又为本发明较佳实施例，然其并非用以限定本发 明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神 和范围内，可在此基础上做进一步的改进和变化，因此本发明 的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下
1:输出电路11:ESD箝制电路
VCC:电压源12:接地端
13:PMOS14:NMOS
15:寄生二极管16:输出单元
2:输出电路21:第一寄生电容
22第二寄生电容23:第一NMOS
24第二NMOS25:寄生二极管
3:输入输出电i 各31:输入端
32接地端Sl:反向器
S2n-1:第2n-l个反向器4:静电力t电防护电路
IN:输入端41:偶数级电^各
42升位电路43:与非逻辑门
44输出电路45:输出单元
Sl'、S2:多个反向器421:电阻
422:第三NMOS423:第一电容
46接地端441:第一PMOS
442:第一NMOS443:阻断充电单元
444:第二丽OS51:第一二极管
52第二二极管53:第三二极管
54第一高阻抗电阻55:第二高阻抗电阻
56第四二极管57:第五二极管
58第三高阻抗电阻59:第六二极管
1560:第三PMOS 61:第七二极管
62:第一晶体管。
权利要求
1.一种静电放电防护电路，其特征在于，用于保护一输出电路在一静电电压产生时免于受到静电的影响，该静电放电防护电路包括一电压源；一阻断充电单元耦接至该电压源，提供一逆偏压以控制该电压源在该静电电压产生时维持零电位；一P型金属氧化物半导体耦接至该阻断充电单元；一第一N型金属氧化物半导体耦接至该P型金属氧化物半导体；一第二N型金属氧化物半导体耦接至该P型金属氧化物半导体以及该第一N型金属氧化物半导体；及一输出单元耦接至该第二N型金属氧化物半导体；其中该静电电压受到该阻断充电单元的影响，不提高该第二N型金属氧化物半导体导通的阻抗。
2. 根据权利要求l所述的静电放电防护电路，其特征在于， 该阻断充电单元包括一第一二极管。
3. 根据权利要求l所述的静电放电防护电路，其特征在于，该阻断充电单元包括一 二极管与 一 高阻抗电阻，其中该高阻抗电阻耦接至该P型金属氧化物半导体以及该第一N型金属氧化 物半导体。
4. 根据权利要求l所述的静电放电防护电路，其特征在于， 该阻断充电单元为 一 高阻抗电阻。
5. 根据权利要求l所述的静电放电防护电路，其特征在于， 该阻断充电单元包括一第三二极管与一第四二极管互相串联， 并耦接于该电压源与该P型金属氧化物半导体之间，另外包括一第 一 电阻耦接于该电压源与该P型金属氧化物半导体的漏极之间。'
6. 根据权利要求l所述的静电放电防护电路，其特征在于， 该阻断充电单元还包括一第二P型金属氧化物半导体耦接至该 电压源与该P型金属氧化物半导体的漏极与栅极。
7. —种静电放电防护电路，其特征在于，用于保护一输出 电路在 一静电电压产生时免于受到静电的影响，该静电放电防护电路包括一输出电路，其包括一P型金属氧化物半导体、 一第一N型金属氧化物半导体、 一第二N型金属氧化物半导体以及一输出单元，其中该第二 N型金属氧化物半导体的源极耦接至该输出单元，栅极耦接至该P型金属氧化物半导体； 一与非逻辑门耦接至该输出电路；一偶数级电路耦接至该与非逻辑门，其包括多个反向器， 其中该多个反向器的数目为偶数；一升位电路耦接于该与非逻辑门，其用于阻断与该输出电 路连接的偶数级电路关系，使该与非逻辑门在输出电压时为高 电平的状态。
8. 根据权利要求7所述的静电放电防护电路，其特征在于， 该偶数级电路还包括一输入单元，用以^是供一输入电压。
9. 根据权利要求7所述的静电放电防护电路，其特征在于， 该升位电^各包括一电压源、 一电阻、 一第三N型金属氧化物半 导体、 一电容和一4妄地端，其中该电阻耦4妻至该电压源与该第 三N型金属氧化物半导体的栅极之间，该第三N型金属氧化物半 导体的源极耦接至该电容，漏极耦接至该接地端。
10. —种静电放电防护电路，其特征在于，用于保护一输 出电路在一静电电压产生时免于受到静电的影响，该静电放电 防护电^各包括一电压源；一阻断充电单元耦接至该电压源，|是供 一 逆偏压以控制该 电压源在该静电电压产生时维持零电位；一P型金属氧化物半导体耦接至该阻断充电单元； 一第一N型金属氧化物半导体耦接至该P型金属氧化物半 导体；一第二N型金属氧化物半导体耦接至该P型金属氧化物半 导体以及该第一N型金属氧化物半导体；一与非逻辑门耦接至该P型金属氧化物半导体及该第一N 型金属氧化物半导体；一偶数级电路耦接至该与非逻辑门，其包括多个反向器， 其中该多个反向器的数目为偶数；及一升位电路耦接于该与非逻辑门，其用于阻断与该输出电 路连接的偶数级电路关系，使该与非逻辑门在输出电压时为高 电平的状态，其中该静电电压受到该阻断充电单元的影响，不提高该第 二N型金属氧化物半导体导通的阻抗。
11. 根据权利要求10所述的静电放电防护电路，其特征在 于，该阻断充电单元包括一第一二极管。
12. 根据权利要求ll所述的静电放电防护电路，其特征在 于，该阻断充电单元还包括一第二二极管耦接于该P型金属氧 化物半导体的源极与漏极之间。
13. 根据权利要求10所述的静电放电防护电路，其特征在 于，该阻断充电单元包括一二极管与一高阻抗电阻，其中该高 阻抗电阻耦接至该P型金属氧化物半导体以及该第一N型金属 氧化物半导体。
14. 根据权利要求10所述的静电放电防护电路，其特征在 于，该阻断充电单元为 一 高阻抗电阻。 '
15. 根据权利要求10所述的静电放电防护电^各，其特征在 于，该阻断充电单元还包括互相串联的一第三二才及管与一第四 二极管。
16. 根据权利要求10所述的静电放电防护电路，其特征在 于，该阻断充电单元还包括一第二P型金属氧化物半导体耦接 至该电压源与该P型金属氧化物半导体的漏极与4册极。
17. 根据权利要求10所述的静电放电防护电路，其特征在 于，该偶数级电路还包括一输入单元，用以提供一输入电压。
18. 根据权利要求10所述的静电放电防护电路，其特征在 于，该升位电路包括一电压源、 一电阻、 一第三N型金属氧化 物半导体、 一电容和一^妾地端，其中该电阻耦^妾至该电压源与 该第三N型金属氧化物半导体的栅极之间，该第三N型金属氧化 物半导体的源极耦接至该电容，漏极耦接至该接地端。
全文摘要
一种静电放电防护电路，其用于保护一输出电路在一静电电压产生时免于受到静电的影响，该静电放电防护电路包括一电压源；一阻断充电单元耦接至该电压源，提供一逆偏以控制该电压源在该静电电压产生时维持零电位；一P型金属氧化物半导体耦接至该阻断充电单元；一第一N型金属氧化物半导体耦接至该P型金属氧化物半导体；一第二N型金属氧化物半导体耦接至该P型金属氧化物半导体以及该第一N型金属氧化物半导体；及一输出单元耦接至该第二N型金属氧化物半导体；其中该静电电压受到该阻断充电单元的影响，不提高该第二N型金属氧化物半导体导通的阻抗。本发明所述的静电放电防护电路，可提高静电放电防护的表现。
文档编号H02H9/00GK101494376SQ200810002779
公开日2009年7月29日 申请日期2008年1月21日 优先权日2008年1月21日
发明者纯 张, 黄明源 申请人:普诚科技股份有限公司