静电保护电路的制作方法

专利名称：静电保护电路的制作方法
技术领域：
本发明涉及一种从受保护的电路中转移出施加给信号线的浪 涌电压的^争电〗呆护电^各。
背景技术：
通常，半导体集成电路(IC)易受到由于静电》文电(ESD)所 引起的、浪涌电压(surge voltage )的影响，并且容易^皮'浪涌电压击穿。 当可存〗诸约2000 V的静电的人(用户)在不采取任何措施来对抗 请争电的情况下处理IC时，浪涌电压会频繁产生。
通常，为了保护IC免受浪涌电压的影响，应在IC中设置将浪 涌电压从受保护的电路中转移出来的静电保护电路。例如，将IC 的信号线和地电位线通过二极管4皮此连接。在此情况下，当向信号 线施加浪涌电压时，二极管导通，因此可以将浪涌电压转移到地电 位线中。可选地，还可以在信号线与地电位线之间设置场效应晶体 管(FET)来代替二极管，并控制FET处于栅极受控漏极雪崩击穿 模式，从而将浪涌电压转移到地电位线中。另夕卜，还可以通过寸吏用(例如)金属氧化物半导体(MOS)晶 体管将浪涌电压从受保护的电路中转移出来。图IO是示出了采用 MOS晶体管的静电保护电路的电路配置的一个实例的示出。图10 所示的静电保护电路100包括n型MOS晶体管110和p型MOS晶 体管120。 n型MOS晶体管110具有栅极、源才及、漏极和p型半导 体衬底。n型MOS晶体管110的才册极、源极和p型半导体衬底连接 至接地线L3,而n型MOS晶体管110的漏极连接至信号线L!。 p 型MOS晶体管120具有斗册才及、源才及、漏才及和n型半导体4于底。p 型MOS晶体管120的栅极、源极和n型半导体衬底连接至电源线 L2，而p型MOS晶体管120的漏4及连接至信号线L!。由于这种配 置，当向信号线施加信号电压时，静电保护电路100不操作。另一 方面，当向4言号线施加'浪涌电压时，由于-浪涌电压的量il而导至文p 型MOS晶体管120导通，或者导致n型MOS晶体管110击穿。此 操作能够使浪涌电压从应保护的电路中转移出来(参见日本专利公 开案2003-133434号)。

发明内容
用于高击穿电压驱动的MOS晶体管通常用作上述静电保护电 路100。对于用于高击穿电压驱动的MOS晶体管，其击穿电压Vb (参见图11 )被设得很高以使MOS晶体管能够承受高电压。因此， 当将用于高击穿电压驱动的MOS晶体管用作静电保护电路100时， 会产生以下问题。具体地，当向信号线施加信号电压时，尽管电流 小，但是由于热产生量很大，所以在急速返回(参见图11中的虚 线所包围的区域)时，温度会超过容许温度，因此静电保护电路IOO 中的MOS晶体管自身会^^皮击穿。
需要本发明提供一种防止受到浪涌电压引起的击穿的静电保 护电3各和包括该静电保护电3各的半导体装置。根据本发明的实施例，提供了一种第一静电保护电路，其包括
以下元件(a) ~ (k)。才艮据本发明的另一个实施例，^是供了一种 在半导体衬底上具有包括以下元件(a) ~ (k)的第一静电保护 电^^的半导体装置。
(a) 第一杂质区域，被配置为包含第一导电型杂质，
(b) 第二杂质区域，被配置为形成在第一杂质区域的表面上， 并且包含浓度比第一杂质区域中的第一导电型杂质的浓度高的第 一导电型杂质，
(C) 第一电4及，；故配置为形成在第二杂质区i或的表面上，并 且电连接至信号线，
(d) 第三杂质区域，被配置为形成在第一杂质区域的表面上， 并且包含与第一导电型不同的第二导电型的杂质，
(E) 第四杂质区域，被配置为形成在第三杂质区域的表面上， 并且包含浓度比第三杂质区域中的第二导电型的杂质浓度高的第 二导电型杂质，
(F) 第二电才及，-故配置为形成在第四杂质区i或的表面上，并 且电连接至信号线，
(G) 第五杂质区域，-故配置为形成在第一杂质区域的表面区 域中与第三杂质区域邻接的区域中，并且包含第二导电型杂质，
(h) 第六杂质区域，被配置为形成在第五杂质区域的表面上， 并且包含含第 一导电型杂质，(I)第三电极，被配置为形成在第六杂质区域的表面上，并且 电连接至参考电位线，
(J)栅极绝缘膜，被配置为至少形成在第一杂质区域的表面 第三杂质区域与第五杂质区i或之间的部分上，以及
(K)第四电极，；被配置为形成在棚^及绝纟彖膜的表面上，并且 当向信号线施加浪涌电压时，电连4妄至参考电位线。
在根据本发明实施例的第 一静电保护电路和半导体装置中，由 第一杂质区域、第五杂质区域和第六杂质区域形成双才及晶体管，并 且由第一杂质区域、第三杂质区域、第五杂质区域、栅极绝缘膜和 第四电极形成MOS晶体管。第五杂质区域既用作双极晶体管的基 极又用作MOS晶体管的漏极或源极，因此可以说双极晶体管的基 才及和MOS晶体管的漏才及或源拟〃波此电连4妾。由于这个特性，所以 在向信号线施加浪涌电压以被传输到第一杂质区域和第三杂质区 域中并因此第一杂质区i或和第三杂质区i或的电压变为浪涌电压的 情况下，当第三电才及和第四电才及电连4妄至参考电位线时，第一杂质 区域在第四电才及正下方的部分中形成了通道，乂人而第三杂质区i或的 浪涌电压通过该通道被传输到第五杂质区域。当浪涌电压因此被传 输到第五杂质区域时，电连接至参考电位线的第五杂质区域与第六 杂质区域之间的接头(junction)正向偏压。另外，因为第一杂质区 域的电压为浪涌电压，所以双极晶体管开始双极操作，从而浪涌电 压乂人第 一杂质区域通过第五杂质区域#1释方文到第六杂质区域。
根据本发明的另 一 个实施例，提供了一种第二静电保护电路， 其包括双极晶体管和MOS晶体管。双极晶体管具有基极、电连接 至信号线的集电极和电连接至参考电位线的发射极。MOS晶体管 具有栅极、源极和漏极。当向信号线施加浪涌电压时，栅极电连接至参考电位线。源才及和漏才及中的一个电连4妄至信号线，而另一个连 接至基极。
在根据本发明实施例的第二静电保护电路中，双极晶体管的基
极和MOS晶体管的源极或漏极彼此电连接。由于这种而行，所以 在向信号线施加浪涌电压以被传输到电连接至信号线的集电极和 源极或漏极并因此集电极和源极的电压变为浪涌电压的情况下，当 发射极电连接至参考电位线时，在MOS晶体管中形成通道，从而 电连4妻至信号线的源才及或漏才及的浪涌电压通过该通道#皮传输到基 极。当浪涌电压因此被传输到基极时，电连接至参考电位线的基极 与发射极之间的接头正向偏压。另外，因为集电极的电压为浪涌电 压，所以双极晶体管开始双极操作，乂人而浪涌电压从集电极通过基 极被释放到发射极。
在根据本发明实施例的第一静电保护电路和半导体装置中，第 五杂质区域经设计以既用作双极晶体管的基极又用作MOS晶体管 的漏极或源极。因此，可以基于MOS晶体管的阈值电压来控制双 极操作在静电保护时的触发。这样就可以以低电压开始静电保护， 从而可以防止浪涌电压引起的静电保护自身的击穿。
在根据本发明实施例的第二静电保护电路中，双极晶体管的基 极和MOS晶体管的漏极或源扭_彼此电连接。因此，可以基于MOS 晶体管的阈值电压来控制双极操作在静电保护时的触发。遮掩个旧 可以以低电压开始静电保护，从而可以防止浪涌电压引起的静电保 护自身的击穿。


图1是根据本发明的第一实施例的静电保护电路的截面结构
图；图2是图1的控制电路的电路配置图3是图1的双极晶体管和MOS晶体管的等效电路图4是用于解释当向图1的静电保护电路施加浪涌电压时的操 作的电路配置图5是用于解释当向图1的静电保护电路施加信号电压时的操 作的电3各配置图6是示出了图1的静电保护电路的电流电压特征的一个实例 的特4i图7是根据本发明的第二实施例的静电保护电路的截面结构
图8是图1或图7的静电保护电路的一个修改实例的电路配置
图9是图l或图7的静电保护电路的另一个修改实例的电路配 置图IO是相关技术的静电保护电路的电路配置图；以及
图11是示出了相关技术的静电保护电路的电流电压特征的一
个实例的特4正图。
具体实施例方式
以下将参考附图来详细描述本发明的实施例。 [第一实施例]图1是示出了根据本发明的第一实施例的静电保护电路l的截 面结构和连接关系的示图。本发明的静电保护电路l与半导体装置
中的集成电路一起形成在石圭^H"底上，并且^皮i殳置和连4妄在电连4妄至 集成电路的信号线L,与接地线L3 (参考电位线)之间。
如图1所示，静电^f呆护电^各1在衬底10上包括一个双才及晶体 管20、两个MOS晶体管30和控制电^各40。
例如，半导体^H"底10是包含p型杂质的石圭4十底。
双极晶体管20具有经形成在半导体^H"底10的表面周围具有才艮 大深度的集电极区域21、形成在集电极区域21的一部分表面上的 基极区域22和形成在基极区域22的一部分表面上的发射极区域 23。
例如，集电极区域21包含与半导体衬底10的导电型不同的导 电型(n型)的杂质。例如，基极区域22包含与半导体衬底10的 导电型相同的导电型(p型)的杂质。例如，发射极区域23包含与 半导体衬底10的导电型不同的导电型(n型)的杂质，其中的杂质 浓度比集电极区域21的杂质浓度高。
在集电极区域21的表面上的两个地方，形成第一集电极电位 提取区域24。第一集电极电位提取区域24包含导电型与集电极区 域21的导电型相同的杂质，其中的杂质浓度比集电极区域21的杂 质浓度高，并且第一集电极电位提取区域24电连接至集电极区域 21。另外，在各个第一集电极电位提取区域24的表面上形成第二 集电极电位提取区域25。第二集电极电位提取区域25包含导电型 与第一集电极电位提取区域24的导电型相同的杂质，其中的杂质 浓度比第一集电极电位提取区域24的杂质浓度高，并且第二集电 极电位提取区域25电连接至第一集电极电位提取区域24。在各个第二集电极电位提取区域25的表面上形成集电极电极27,在集电 极电极27与第二集电极电位提取区域25之间具有中间通孑L 26。例 如，通孔26和集电极电极27由诸如铝(Al)的金属构成并电连接 至第二集电极电位提取区域25。因此，集电极电极27通过通孔26、 第二集电极电位提取区域25和第 一集电极电位提取区域24电连接 至集电极区域21。集电极电极27也电连接至信号线Lj。
在发射极区域23的表面上，形成发射才及电极28，在发射极电 极28与发射极区域23表面之间具有中间通孔26。发射极电极28 由诸如铝(Al)的金属构成并通过通孔26电连接至发射极区域23。 此夕卜，发射极电极28始终电连接至接地线L3。
在集电极区域21的表面区域中与双极晶体管20邻接的区域中 形成两个MOS晶体管30。每个MOS晶体管30均具有形成在集电 极区域21的表面上的源极区域31和漏极区域、至少形成在集电极 区域21的表面的源极区域31与漏极区域之间的部分上的栅极绝缘 膜32和形成在栅极绝缘膜32上的栅极电极33。图1示出了在源极 区域31的一部分表面、漏极区域的一部分表面和集电极区域21的 表面的源极区域31与漏极区域之间的部分上形成栅极绝缘膜32的 实例。
例如，源极区域31包含与半导体村底10的导电型相同的导电 型(p型)的杂质。例如，漏极区域包含与半导体衬底10的导电型 相同的导电型(p型)的杂质。漏极区域电连接至双极晶体管20的 基极区域22，或者与双极晶体管20的基极区域22整体形成(或者 还用作基极区域22)。漏极区域(基极区域22)被不同导电型(集 电极区域21和发射极区域23 )的区域和稍后所述的绝缘层52包围， 并且不电连接至其他区域而是电浮动的。例如，栅极绝缘膜32由 二氧化硅(Si02 )构成。例如，栅极电极33具有通过从栅极绝缘膜侧开始顺序堆叠包含与半导体衬底lO的导电型相同的导电型(p型)杂质的多石圭层和石圭化物层获得的双层结构。
在各个源极区域31的表面的部分上形成源极电位提耳又区域34。源极电位提取区域34包含与源极区域31的导电型相同的导电型的杂质，其中的杂质浓度比源极区域31的杂质浓度高，且电连接至源极区域31。在各个源极电位提取区域34的表面上，形成源极电极35，源极电极35与各个源极电位提耳又区域34之间具有中间通孑L26。例如，源才及电极35由诸如铝(Al)的金属构成并电连接至源才及电位提取区域34。因此，源极电极35通过通孔26和源才及电位提取区域34电连接至源极区域31。源极电极35也电连接至信号线"。
在源极电位提取区域34与集电极电位提取区域25之间，设置使这些区域彼此隔离的元件隔离层50。在包括双才及晶体管20和两个MOS晶体管30的元件与形成在半导体^)"底10上的另一元件之间，设置4吏这些元件;波此隔离的元件隔离层51。此外，在半导体衬底10的表面的上面没有形成通孔26的部分上(具体地，集电极区域21、基极区域22、发射极区域23、第二电极电位提取区域25、源极区域31和源极电位提取区域34的半导体衬底10的表面上的露出部分上)形成绝缘层52。
例如，元件隔离层50具有浅沟槽隔离(STI)结构或者^ 圭局部氧化(LOCOS)结构，并且其上表面在比半导体衬底10的上表面的位置稍高的位置。元件隔离层51具有下隔离层51A和上隔离层51B。例如，下隔离层51A包含与集电极区域21的导电型不同的导电型的杂质。例如，上隔离层51B具有STI结构或LOCOS结构，并且其上表面在比半导体衬底10的上表面的位置稍高的位置。例如，绝缘层52由二氧化珪(Si02 )构成。控制电路40用以在向信号线Li施加浪涌电压时将栅才及电才及33与接地线L3彼此电连接，并在向信号线L!施加信号电压时将栅极电才及33与4妄地线L3 ^皮此电连4妄。如图2所示，例如，控制电i 各40包括两个p型MOS晶体管Trl和Tr2、两个n型MOS晶体管Tr3和Tr4、电阻元〗牛R和电容元4牛C。
p型MOS晶体管Trl和Tr2中的每个均具有形成在半导体衬底上的栅极、源极、漏极和n型阱(未示出)。n型MOS晶体管Tr3和Tr4中的每个均具有形成在半导体衬底上的栅极、源极、漏极和p型阱(未示出)。
对于p型MOS晶体管Trl,源才及和n型阱连4妻至集电才及电极27和源4及电极35,斥册极连4妄至n型MOS晶体管Tr3的栅才及，且漏极连接至n型MOS晶体管Tr3的漏极。对于n型MOS晶体管Tr3，源极和p型阱连接至发射极电极28，栅才及连接至上述的p型MOS晶体管Trl的栅极，且漏极连接至上述的p型MOS晶体管Trl的漏极。p型MOS晶体管Trl的对册极与n型MOS晶体管Tr3的斥册极之间的连4妄节点Pl连接至电阻元件R与电容元件C之间的串耳关连4妄的连4矣节点PO。
对于p型MOS晶体管Tr2，源极和n型阱连接至集电极电极27和源极电极35,栅极连接至n型MOS晶体管Tr4的栅极，且漏极连接至n型MOS晶体管Tr4的漏极。对于n型MOS晶体管Tr4,源极和p型阱连接至发射极电极28，栅极连接至上述的p型MOS晶体管Tr2的4册极，且漏极连4妄至上述的p型MOS晶体管Tr2的漏极。p型MOS晶体管Tr2的栅极与n型MOS晶体管Tr4的才册极之间的连4妄节点P3连接至p型MOS晶体管Trl的漏才及与n型MOS晶体管Tr3的漏极之间的连4妄节点P2。 p型MOS晶体管Tr2的漏极与n型MOS晶体管Tr4的漏极之间的连接节点P4连接至棚-极电极33。电阻元件R的一端连接至集电极电才及27和源纟及电一及35，而电阻源极R的另一端连接至连接节点P0。电容元件C的一端连接至连4妄节点P0,而电容元件C的另一端连4妄至发射4及电极28。
在本发明的静电保护电3各1中，例如，图1所示的一个双才及晶体管20和两个MOS晶体管30可以用图3中的等效电路表示。在此等效电路中，数字30A指由MOS晶体管30的源极区域31、集电才及区域21在棚4及电才及33正下方的部分(所谓的通道体)和漏^L区域(基极区域22)构成的双极晶体管。
/人此等效电^各还可显而易见，在本实施例中，双极晶体管20的基极区域22和MOS晶体管30的漏极区域彼此电连接，并且漏极区域(基极区域22)是电浮动的。
由于这种结构，当如图4所示向信号线"施加浪涌电压Vi时，浪涌电压V!被传输到集电极区域21和源4及区域31，从而集电才及区域21和源极区域31的电压变为浪涌电压VlQ此时，在控制电路40的控制下，在电容元件C充电之前输入了迅速升高的浪涌电压VlQ因此，p型MOS晶体管Trl的栅极电位很低，因此MOS晶体管Trl处于导通状态。另一方面，n型MOS晶体管Tr3处于截止状态，而因此n型MOS晶体管Tr3的输出变高。因此，p型MOS晶体管Tr2处于截止状态，而n型MOS晶体管Tr4处于导通状态。因此，n型MOS晶体管Tr4的输出变低。因此，MOS晶体管30的栅极电才及33通过n型MOS晶体管Tr4电连接至接地线L3。另夕卜，因为发射极电极28也电连接至接地线L3，所以在集电极区域21在才册才及电才及33正下方的部分中形成通道(通道体)，乂人而源才及区i或31的浪涌电压V,通过该通道^^传输到基才及区域22。当浪涌电压V！因此被传输到基极区域22时，电连接至接地线L3的基极区域22与发射极区域23之间的接头正向偏压。此外，因为集电极区域21的电压是浪涌电压V!，所以双才及晶体管20开始双才及操作，/人而浪涌电压V！通过基才及区i或22、发射才及区i或23和发射才及电才及28 乂人集 电极区域21被放电到接地线L3。因此，浪涌电压V,不会在信号线 "中传输而是通过静电保护电路1被转移到"l妾地线L3中。
另一方面，当如图5所示向信号线Li施加信号电压Vo时，电 容元件C在控制电路40中充电。因此，p型MOS晶体管Trl的栅 才及电位变高，因此MOS晶体管Trl处于截止状态。另一方面，n 型MOS晶体管Tr3处于导通状态，且因此n型MOS晶体管Tr3的 丰命出变低。因此，p型MOS晶体管Tr2处于导通状态，且n型MOS 晶体管Tr4处于截止状态。因此，n型MOS晶体管Tr4的输出变高。 因此，MOS晶体管30的4册才及电极33不电连接至接地线L3而是电 浮动的。因此，静电保护电路l不操作，4旦是信号电压Vo在信号 线L！中传输，从而连接至信号线L,的集成电路(未示出)操作。
以此方式，在本实施例中，基极区域22经i殳计既用作双才及晶 体管20的基才及又用作MOS晶体管30的漏4及。因此，可以基于MOS 晶体管30的阈值电压来控制双极操作在静电保护时的触发。由于 这种特性，如图6所示，即4吏在信号线Li与4矣地线Ls之间的电压 Vd^艮^f氐(例如，0.3 V)时，仍可以开始静电4呆护才喿作，这才羊能够 防止由于浪涌电压V！带来的静电保护电路1自身的击穿。
此外，静电保护操作时的内部阻抗非常低。因此，即使施加高 压的静电，仍可以将电压Vd抑制为低到约10 V,因此可以实现低 功率消耗。这能够抑制静电保护电路l的热生成，从而大大增大了 静电保护电阻。此外，如图6所示，电阻可以保持用于高达约6.5 A 的大电流。因此，即使在人体模型中施加约10400 V的高压或者在 机械模型中施加约520 V的高压，仍可以维持电阻，且因此静电保 护电阻极佳。图7是示出了根据本发明的第二实施例的静电保护电路2的截 面结构和连接关系的示出。与上述实施例的静电〗呆护电路1相似， 本发明的静电保护电路2与集成电路一起形成在硅衬底上，并且被 设置和连接在电连接至集成电路的信号线L,与接地线L3 (参考电 ^立线)之间。
如图7所示，静电保护电路2与上述实施例的静电保护电路1 的不同之处主要在于，上述实施例的基才及区i或22和源4及区i或31在 静电保护电路2中具有柱形结构60。此外，静电保护电路2在第一 集电极电位提取区域24的表面上不包括第二集电极电位提取区域 25而是包括与第一集电才及电位提取区域24邻接的源极电位^是取区 域29。同样，在此特性中，静电保护电路2与上述实施例的静电保 护电路1不同，静电保护电路1在第一集电极电位提取区域24的 表面上包括第二集电极电位提取区域25但是不包括源极电位提取 区域29。以下，将主要描述与上述实施例的不同之处，并根据需要 省略对这些实施例的共同点的描述。
如图7所示，^争电保护电^各2包括两个双极晶体管20、两个 MOS晶体管30和三个^主形结构60。
两个双极晶体管20形成在两个MOS晶体管30之间。MOS晶 体管30中的一个的漏极区域电连接至双极晶体管20中的一个的基 极区域22，或者与基极区域22整体形成(或者也用作基极区域22 )。 MOS晶体管30中的另一个的漏极区域电连接至双极晶体管20中 的另一个的基才及区域22，或者与此基才及区域22整体形成(或者也 用作基才及区域22 )。
在三个柱形结构60中， 一个形成在两个双才及晶体管20之间， 另一个形成在MOS晶体管30中的一个和与其邻接的第一集电极电 位提取区域24之间，而剩下的一个形成在MOS晶体管30中的另一个和与其邻接的第一集电极电位提取区域24之间。例如，每个 柱形结构60具有深沟槽隔离(DTI)结构和/人半导体衬底10的最 外表面延伸到集电极区域21的底部附近的柱形。此外，例如，每 个柱形结构60具有多层结构，其中，通过沿乂人柱形结构60的中心 朝向集电4及区i或21的方向堆叠了多个层。例如，此多层结构由具 有柱形形状并且设置在多层结构的中心处的柱形层60A、覆盖柱形 层60A的侧表面和底部的柱形层60B以及覆盖柱形层60B的侧表 面和底部的柱形层60C构成。
在三个^主形结构60中，在"i殳置在两个只又才及晶体管20之间的^主 形结构60中，柱形层60A ^皮形成在柱形结构60上的柱形层60B 和绝缘薄膜52 (绝》彖薄月莫52A)包围。因此，柱形层60A与其周 围的集电极区域21、柱形层60C和基极区域22被空间隔离。柱形 层60C形成在柱形层60B与集电极区域21之间，并与彼此邻接的 两个基才及区纟或22 4妄触。
例如，柱形层60A包含具有与半导体衬底10的导电型相同的 导电型的杂质的多硅。例如，柱形层60B由二氧化硅(Si02)构成， 并且与形成在柱形结构60上的绝缘薄膜52 (绝缘薄膜52A ) —起 使柱形层60A与柱形层60A周围的集电才及区域21、柱形层60C和 基极区域22绝缘。例如，柱形层60C包含与集电极区域21的导电 型不同的导电型的杂质，且电连接至彼此邻接的两个基极区域22。 由于这种结构，当将高压施加^会集电极电4及27时，柱形层60C巻 起，从而使集电极区域21和柱形层60C完全耗尽并补偿了基才及区 i或22正下方的电场，乂人而增力口了击穿电压。
在三个柱形结构60中，在设置在MOS晶体管30中的一个和 与其邻接的第 一 集电极电位提取区域24之间和设置在MOS晶体管 30中的另一个和与其邻接的第一集电极电位提取区域24之间的两 个柱形结构60中，柱形层60A纟皮形成在柱形结构60上的4主形层60B和绝缘薄膜52 (绝缘薄膜52A )包围。因此，柱形层60A与其 周围的集电才及区域21、柱形层60C、源极区域31和源极电位^是取 区域29 (稍后将描述)被空间隔离。柱形层60C形成在柱形层60B 与集电才及区域21之间，并与^皮此邻接之间存在中间物柱形结构60 的源极区域31和源极电位提取区域29接触。
例如，柱形层60A包含具有与半导体衬底10的导电型相同的 导电型的杂质的多硅。例如，柱形层60B由二氧化硅(Si02)构成， 并且与形成在柱形结构60上的绝缘薄膜52 (绝缘薄膜52A ) —起 使柱形层60A与柱形层60A周围的集电极区域21、柱形层60C、 源才及区域31和源极电位^是取区域29绝缘。例如，柱形层60C包含 与集电极区域21的导电型不同的导电型的杂质，且电连4妄至4皮此 邻4妾且之间存在中间物柱形结构60的源才及区域31和源4及电^f立提耳又 区域29。由于这种结构，当将高压施加给集电极电极27时，柱形 层60C巻起，从而4吏集电极区域21和柱形层60C完全耗尽并补偿 了源才及区i或31正下方的电场，乂人而增力o了击穿电压。
设置柱形层60A、 60B和60C作为柱形结构60的原因在于使 用以下处理来形成^i形层60C，这才羊有助于增加击穿电压，乂人而减 少制造成本。具体地，首先在集电才及区域21的预定区域中形成三 个深沟槽(未示出)，随后在每个深沟槽中形成薄柱形层60B。接 着，通过倾斜植入和扩散，在柱形层60B的正下方形成柱形层60C, 柱形层60A形成在柱形层60B上以填充深沟槽。以此方式，可以形 成^主形结片勾60。
如果不考虑制造成本，那么也可以4吏用有助于增加击穿电压的 以下处理来形成柱形结构60。具体地，在集电极区域21的预定区 域中形成三个深沟槽(未示出)，随后通过生长(例如)包含与各 个深沟槽中的集电极区域21的导电型不同的导电型的杂质的半导 体层(柱形层)来填充深沟槽。在半导体衬底io的最外表面上设置源极电位提取区域29和第 一集电极电位4是取区域24。在源极电位提取区域29和第一集电极 电位提取区域24的表面上，形成集电极电极27，在集电极电极27 与该表面之间具有中间通孔26。源极电位提取区域29包含与柱形 层60C的导电型相同的导电型的杂质，其中的杂质浓度比柱形结构 60C的杂质浓度高。由于这种结构，通孔26和集电才及电极27电连 接至第一集电极电位提取区域24和源极电位提取区域29。此外， 如后所述，源极电位提取区域29与柱形层60C接触，柱形层60C 与源极区域31接触，因此源极电位^是取区域29通过柱形层60C电 连接至源极区域31。因此，集电极电极27通过通孑L26电连4妄至集 电才及区域21和第一集电才及电位才是取区域24,并且还通过通孑L 26电 连接至源极区域31、源极电位提取区域29和柱形层60C。此夕卜， 集电极电极27还电连接至信号线Lj。
在本实施例的静电保护电路2中，图7所示的两个双极晶体管 20和两个MOS晶体管30可以由(例如)与上述实施例类似的图3 所示的等效电路来表示。因此，同样在本实施例中，双极晶体管20 的基极区域22与MOS晶体管30的漏极区域彼此电连接，且漏极 区域(基极区域22)是电浮动的。
由于这种结构，与上述实施例类似，当如图4所示向信号线 L！施加浪涌电压Vi时，浪涌电压Vi不在信号线Lt中传」渝而是通过 静电保护电路2转移到接地线L3中。另 一方面，与上述实施例类似， 当如图5所示向信号线"施加信号电压Vo时，静电保护电路2不 操作，但是信号电压Vo在信号线L！中传输，从而连接至信号线L, 的集成电路(未示出)操作。
以此方式，在本实施例中，基才及区域22经"没计既用作双4及晶 体管20的基4及又用作MOS晶体管30的漏才及。因此，可以基于MOS 晶体管30的阈值电压来控制双极操作在静电保护时的触发。由于这种特性，如图6所示，即使在信号线L!与接地线L3之间的电压 Vd很低(例如，0.3 V)时，仍可以开始静电保护操作，这样能够 防止由于浪涌电压Vt带来的静电保护电路2自身的击穿。
此外，静电保护操作时的内部阻抗非常低。因此，即使施加高 压的静电，仍可以将电压Vd抑制为低至约10 V,因此可以实现低 功率消耗。这能够抑制静电保护电路2的热生成，从而大大增大了 4争电^f呆护电阻。此外，如图6所示，电阻可以^f呆持用于高达约6.5 A 的大电流。因此，即4吏在人体才莫型中施加约10400 V的高压或者在 ^L械才莫型中施加约520 V的高压，仍可以维持电阻，且因此静电保 护电阻拟/f圭。
这样就结束了对才艮据本发明的两个实施例的静电保护电路的 描述。本发明并不限于上述实施例，而是只要可以实现与上述实施 例相同的有利效果，就可以对静电保护电路的结构进行任意修改。
例如，在上述实施例中，MOS晶体管30的漏极区域(双极晶 体管20的基极区域22)是电浮动的。可选地，还可以使用(例如) 在基极区域22的一部分表面上设置电连接至基极区域22的基极电 极(未示出)并且在此基极电极与接地线L3之间设置和连接高阻元 件R1的配置。由于这种结构，例如，如图8所示，MOS晶体管30 的漏4及电才及(双4及晶体管20的基才及区i或22)通过高阻元4牛Rl电 连接至接地线L3。因此，可以在不会使电浮动状态劣化的情况下防 止由于噪音产生的错误操作。具体地，在上述实施例的结构中，当 施加浪涌电压V！时，源才及区i或31的浪涌电压Vi通过通道4皮传输 到浮动状态下的基极区域22，这样就提供了有利的效果。因此，应 将基4及区域22设为电浮动状态。然而，这才羊会由于噪音而产生4普 误操作。相反，如果像本修改实例一样设置高阻元件Rl，那么即 -使在出现噪音的情况下，仍可以通过高阻元件R1来将噪音转移到接地线L"因此可以使基极区域22的电位稳定，这样就能够防止 由于噪音产生的错误操作。
在上述实施例中，发射极电才及28直接连4妄至接地线L3。可选 地，还可以使用(例如)图9所示的在发射极电极28与接地线L3 之间插入控制电路40中的p型MOS晶体管Tr4的配置。在此情况 下，由于控制电路40，当向信号线L!施加浪涌电压Vi时，发射极 电极28和棚4及电才及33通过p型MOS晶体管Tr4连4妄至^妻:l也线L3， 而当向信号线"施加信号电压V。时，经由p型MOS晶体管Tr2 连接至信号线L"
在上述实施例中，半导体衬底10是包含p型杂质的硅衬底。 可选地，可以是包含n型杂质的硅衬底。在此情况下，当另一个组 件的导电型为p型时，此导电型可以由n型替代。当另一个组件的 导电型为n型时，此导电型可以由p型替4戈。
在上述实施例中，设置了两个MOS晶体管30。可选地，可以 4又i殳置一个MOS晶体管30,或者可以i殳置三个或三个以上的MOS 晶体管30。在第一实施例中，i殳置了一个双才及晶体管20。可选地， 可以设置两个或两个以上的双极晶体管20。在第二实施例中，设置 了两个双极晶体管20。可选地，可以仅设置一个双极晶体管20, 或者可以i殳置三个或三个以上的乂又才及晶体管20。
本领域的4支术人员应理解，才艮据i殳计要求和其他因素，可以有 多种修改、组合、再组合和改进，均应包括在本发明的权利要求或 等同物的范围之内。
权利要求
1. 一种静电保护电路，包括第一杂质区域，被配置为包含第一导电型的杂质；第二杂质区域，被配置为形成在所述第一杂质区域的表面上，并且包含浓度比所述第一杂质区域中的所述第一导电型的所述杂质的浓度高的所述第一导电型的杂质；第一电极，被配置为形成在所述第二杂质区域的表面上，并且电连接至信号线；第三杂质区域，被配置为形成在所述第一杂质区域的所述表面上，并且包含与所述第一导电型不同的第二导电型的杂质；第四杂质区域，被配置为形成在所述第三杂质区域的表面上，并且包含浓度比所述第三杂质区域中的所述第二导电型的所述杂质的浓度高的所述第二导电型的杂质；第二电极，被配置为形成在所述第四杂质区域的表面上，并且电连接至所述信号线；第五杂质区域，被配置为形成在所述第一杂质区域的表面区域中与所述第三杂质区域邻接的区域中，并且包含所述第二导电型的杂质；第六杂质区域，被配置为形成在所述第五杂质区域的表面上，并且包含所述第一导电型的杂质；第三电极，被配置为形成在所述第六杂质区域的表面上，并且电连接至参考电位线；栅极绝缘膜，被配置为至少形成在所述第一杂质区域的所述表面在所述第三杂质区域与所述第五杂质区域之间的部分上；以及第四电极，被配置为形成在所述栅极绝缘膜的表面上，并且当向所述信号线施加浪涌电压时，电连接至所述参考电位线。
2. 根据权利要求1所述的静电保护电路，其中所述第三电才及始终电连4妄至所述参考电^f立线。
3. 根据权利要求1所述的静电保护电路，其中当向所述信号线施加浪涌电压时，所述第三电才及电连接 至所述参考电位线。
4. 根据权利要求1所述的静电保护电路，其中所述第五杂质区域是电浮动的。
5. 根据权利要求1所述的静电保护电路，还包括第五电极，；故配置为形成在所述第五杂质区域的所述表 面的一4卩分上；以及高阻元件，^皮配置为i殳置并连4妄在所述第五电4及和所述 参考电位线之间。
6. 根据权利要求2所述的静电保护电路，还包括控制电^各，净皮配置为当向所述信号线施加浪涌电压时， 将所述第四电极电连接至所述参考电位线，而当向所述信号线 施加信号电压时，将所述第四电极电连接至所述信号线。
7. 根据权利要求3所述的静电保护电路，还包括控制电路，被配置为当向所述信号线施加浪涌电压时， 将所述第三电4及和所述第四电4及电连4妄至所述参考电位线，而 当向所述信号线施加信号电压时，将所述第三电4及和所述第四 电极电连接至所述信号线。
8. —种在半导体衬底上包括静电保护电路的半导体装置，所述静 电{呆护电3各包4舌第一杂质区域，被配置为包含第一导电型的杂质；第二杂质区域，^皮配置为形成在所述第一杂质区i或的表 面上，并且包含浓度比所述第 一杂质区域中的所述第 一导电型 的所述杂质的浓度高的所述第 一导电型的杂质；第一电极，^皮配置为形成在所述第二杂质区域的表面上， 并且电连接至信号线；第三杂质区域，^皮配置为形成在所述第一杂质区i或的所 述表面上，并且包含与所述第一导电型不同的第二导电型的杂 质；第四杂质区域，故配置为形成在所述第三杂质区域的表面上，并且包含浓度比所述第三杂质区域中的所述第二导电型的所述杂质的浓度高的所述第二导电型的杂质；第二电才及，；故配置为形成在所述第四杂质区域的表面上， 并且电连接至所述信号线；第五杂质区i或，^皮配置为形成在所述第一杂质区i或的表 面区域中与所述第三杂质区域邻接的区域中，并且包含所述第 二导电型的杂质；第六杂质区域，被配置为形成在所述第五杂质区域的表 面上，并且包含所述第一导电型的杂质；第三电才及，-故配置为形成在所述第六杂质区域的表面上，并且电连接至参考电位线；栅极绝缘膜，被配置为至少形成在所述第 一杂质区域的 所述表面在所述第三杂质区域与所述第五杂质区域之间的部 分上；以及第四电极，被配置为形成在所述栅极绝缘膜的表面上， 并且当向所述信号线施加浪涌电压时，电连接至所述参考电位 线。
9. 一种静电保护电路，包括双极晶体管，被配置为包括基极、电连接至信号线的集 电极、和电连接至参考电位线的发射极；以及MOS晶体管，^皮配置为具有4册才及、源拟^和漏才及，当向所 述信号线施加浪涌电压施加时，所述栅-4及电连"l妄至所述参考电 <立线，所述源才及和所述漏才及中的一个电连4妄至所述^f言号线，而 所述源极和所述漏极中的另 一个电连接至所述基极。
10. 根据权利要求9所述的静电保护电路，其中所述发射才及始终电连4妻至所述参考电位线。
11. 根据权利要求9所述的静电保护电路，其中当向所述信号线施加浪涌电压时，所述发射一及电连4妄至 所述参考电位线。
12. 根据权利要求9所述的静电保护电路，其中所述基极是电浮动的。
13. 根据权利要求9所述的静电保护电路，还包括高阻元件，被配置为设置并连接在所述基极和所述参考 电^f立纟戈之间。
14. 根据权利要求10所述的静电保护电路，还包括控制电^各，^皮配置为当向所述信号线施加浪涌电压时， 将所述棚-才及电连4妄至所述参考电位线，而当向所述信号线施加 信号电压时，将所述栅极电连接至所述信号线。
15. 根据权利要求11所述的静电保护电路，还包括4空制电^各，-故配置为当向所述4言号线施力口'浪涌电压时，述信号线施加信号电压时，将所述发射才及和所述4册极电连4妄至 所述信号线。
全文摘要
一种静电保护电路包括第一杂质区域、第二杂质区域、第一电极、第三杂质区域、第四杂质区域、第二电极、第五杂质区域、第六杂质区域、第三电极、栅极绝缘膜和第四电极。
文档编号H02H9/00GK101533837SQ20081016185
公开日2009年9月16日 申请日期2008年10月9日 优先权日2007年10月10日
发明者森日出树, 葛西宪太郎 申请人:索尼株式会社