高耐压集成电路装置的制造方法
【技术领域】
[0001]本发明涉及高耐压集成电路装置(HVIC)。特别涉及防止了因负电压浪涌输入到电路内时流通的过电流而产生错误动作的高耐压集成电路装置。
【背景技术】
[0002]作为对构成PWM逆变器等的电力逆变换(直流交流变换)用电桥电路的上侧臂的开关功率器件进行驱动的单元，使用利用了高耐压结的元件分离方式的HVIC。HVIC可以通过具备检测开关功率器件异常时的过电流和/或温度的单元来实现高功能化，和/或通过不利用变压器和/或光电耦合器等进行电绝缘来实现电源系统的小型化、低成本化。
[0003]图7是表示逆变器等电力变换装置的开关功率器件和驱动该开关功率器件的以往的HVIC的连接例的说明图。图7中示出两个开关功率器件(这里为IGBT114、IGBT115)串联连接而成的半桥的例子。图7所示的电力变换装置通过使其上臂的IGBT115和下臂的IGBTl 14交替导通而从作为输出端子的Vs端子交替输出高电位或低电位，向L负载118供给交流电力(流通交流电流)。
[0004]B卩，输出高电位的情况下，以上臂的IGBT115导通、下臂的IGBT114关断的方式使IGBT114和IGBT115动作。另外，反之输出低电位的情况下，以上臂的IGBT115关断、下臂的IGBTl 14导通的方式使IGBTl 14和IGBTl 15动作。应予说明，与IGBTl 14、IGBT 115反向并联连接的二极管为FWD(Free Wheeling D1de:续流二极管)116、FWD 117。在之间，在作为驱动元件的HVIC111中，向下臂的IGBT114传送的栅极信号以GND为基准输出信号，向上臂的IGBTl 15传送的栅极信号以Vs端子为基准输出信号。因此，HVICl 11需要具备电平转换功能。
[0005]应予说明，对于图7中的符号，Vss是作为主电路电源的高电压电源的高电位侧。GND为接地(Ground)。Vs是从Vss电位变动到GND电位的中间电位。H-VDD是以Vs为基准的第二低电压电源113的高电位侧。L-VDD是以GND为基准的第一低电压电源112的高电位侧。在采用自举电路方式的情况下，第二低电压电源113由利用连接到L-VDD和H-VDD之间的外置限幅二极管(未图示)进行充电的外部电容器(未图示)构成。
[0006]另外，H-1N是被输入到与上拉电路连接的低端侧的C-MOS电路的栅极的输入信号和输入端子。L-1N是被输入到与下臂的IGBT114的栅极连接的低端侧的C-MOS电路的栅极的输入信号和输入端子。另外，H-OUT是向上臂的IGBTl 15的栅极输出的高端侧的C-MOS电路的输出信号和输出端子。L-OUT是向下臂的IGBT114的栅极输出的输出信号和输出端子。另外，ALM-1N是检测出上臂的IGBT115的温度和/或过电流时的检测信号119的输入信号和输入端子。ALM-OUT是进行了下拉的检测信号的输出信号和输出端子。
[0007]图8和图9是表示图7所示的HVIC111的内部的电平转换电路及其周边电路的电路图。图8是包含上拉电路的电路图，图9是包含下拉电路的电路图。图8、图9中，符号120是以中间电位Vs为基准的图7中示出的第二低电压电源113的高电位侧的端子。
[0008]其中，作为周边电路，示出了传递电平转换电路的输入信号的低端侧的C-MOS电路和将电平转换电路的输出信号传递到上臂的IGBTl 15的高端侧的C-MOS电路。应予说明，以下的说明中P表示P型，η表示η型。
[0009]图8中，若向低端电路输入输入信号(H-1N)，则该信号经由低端电路的C-MOS电路输入到上拉电路的η沟道M0SFET41的栅极。通过该信号，η沟道M0SFET41导通、关断，上拉电路的输出信号从输出部101输出，根据该信号，高端电路的C-MOS电路进行导通、关断，从而输出信号(H-OUT)被输出。该输出信号变换为以中间电位Vs为基准的信号。该输出信号被输入到上臂的IGBTl 15的栅极，使上臂的IGBTl 15导通、关断。在上臂的IGBTl 15为η沟道型的情况下，图8的上拉电路是必要的。
[0010]图9中，下拉电路由P沟道M0SFET43和电平转换电阻72构成。在电平转换电阻72，并列连接有二极管76。ALM-1N的信号被输入到高端电路的C-MOS电路的栅极，C-MOS电路的输出信号被输入到下拉电路的P沟道M0SFET43的栅极。通过导通、关断P沟道M0SFET43，从而低端侧的信号从下拉电路的输出部102输出，将从高端电路的C-MOS电路的输出进行了下拉的信号在低端侧从ALM-OUT作为检测信号被输出。
[0011]对于开关功率器件而言，除了应用在电动机控制用的逆变器之外，还在大容量的rop(等离子显示屏)、液晶面板等的电源用途，空调和灯饰之类的家电用逆变器等很多的领域中被广泛使用，除了 IGBT以外，还使用功率MOSFET。
[0012]这些电动机和/或灯饰等成为图7所示的电感负载。因此，HVIC的Vs端子和/或H-VDD端子受到印刷电路基板上的甚至包括布线和/或负载等的电缆等带来的寄生电感成分等的影响。由于该寄生电感成分，上臂的IGBT115关断时，HVICl 11的Ns端子和/或H-VDD端子相对于地电位(图7的GND端子)向负电位侧变动。该变动成为高端电路的错误动作和/或闩锁效应导致元件损坏的原因。
[0013]图10是以往的HVIC的电平转换电路的详细图。图10(a)是上拉电路图，图10 (b)是下拉电路图。
[0014]图10(a)所示的上拉电路构成为，具备电平转换电阻71、和漏极与该电平转换电阻71连接的η沟道M0SFET41，将电平转换电阻71与η沟道M0SFET41的连接部作为上拉电路的输出部101。
[0015]如上述那样，H-VDD相对于GND电位处于非常低的电位时(施加了过大的负电压浪涌时)，为了防止电平转换电阻71被热损坏，而在电平转换电阻71并联连接有二极管75。另外，在H-VDD施加有过电压的情况下，二极管75具有防止在高端电路的C-MOS电路的MOSFET的栅极施加过大的电压的功能。在该二极管75中，通常大多使用齐纳二极管。另夕卜，在η沟道M0SFET41中，反向并联地内置有体二极管42。
[0016]另一方面，图10(b)所示的下拉电路构成为，具备P沟道M0SFET43和与其漏极连接的电平转换电阻72，将电平转换电阻72与P沟道M0SFET43的连接部作为下拉电路的输出部102。
[0017]H-VDD相对于GND处于非常低的电位时，为了防止电平转换电阻72被热损坏，在电平转换电阻72并联连接有二极管76。另外，P沟道M0SFET43进行导通动作时在H-VDD施加有过电压的情况下，二极管76具有防止在低端电路的C-MOS电路的MOSFET的栅极施加过电压的功能。另外，P沟道M0SFET43进行导通动作时具有防止在H-VDD施加过电压的功能。另外，在P沟道M0SFET43反向并列连接有体二极管44。
[0018]图11是表示现有的自分离型的高耐压集成电路装置500的高端电路、低端电路的各自的逻辑部和上拉电路部以及高耐压结终端区域(HVJT)的主要部分的剖视图。应予说明，图11中的符号21为P偏置区域，符号23、27、33、37为成为源区的区域，符号24、26、34、36为成为漏区的区域，符号22、28、32、38为成为接触部的区域。另外，符号25、29、35、39为栅电极。在各栅电极与基板I之间形成有未图示的栅氧化膜。另外，在栅氧化膜上，虽然未图示但形成有层间绝缘膜和保护膜。
[0019]图11中，在与GND电位连接的P基板I的表面层，形成有η阱区2和η阱区3。在η阱区2内，例如形成有低端电路的CMOS电路等。在η阱区3，例如形成有电平转换电路和/或高端电路的C-MOS电路等。
[0020]电平转换用的η沟道M0SFET41具备:成为耐压区域的η—阱区4 ;与η _阱区4接触的P共用电位区域61 ;形成在P共用电位区域61的表面层上的η源区53和ρ接触区域56 ;形成于η—阱区4的表面层的η漏区52 ;以及在被η源区53与η漏区52夹住的ρ共用电位区域61上隔着栅氧化膜(未图示)而形成的栅电极55。
[0021]该η沟道M0SFET41的η漏区52通过表面金属布线经由电平转换电阻71与H-VDD连接。对于高耐压集成电路装置500，将η沟道M0SFET41的η漏区52与电平转换电阻71的连接部设为上拉电路的输出部101。
[0022]对于输出部101，该上拉用的η沟道M0SFET41导通时输出低电位，关断时输出高电位。因此，高耐压集成电路装置500可以进行作为不同基准电位间的信号传递的电平转换动作。
[0023]如上述那样，在关断上臂IGBT115的时刻，向Vs端子输入相对于GND电位为负电位的电涌。该中间电压Vs可以使用以下式(I)进行计算。
[0024]Vs = LXdl/dt...(I)
[0025]当中间电压Vs比GND电位减去Vsupply和Vf的合计值而得到的值低时，半导体晶片的内部寄生二极管开始导通。应予说明，Vsupply为第二低电压电源113或未图示的自举电容器的两端间的电池电压，Vf为寄生二极管45、46的正向电压下降值。
[0026]在中间电压Vs被大幅拉向负方向的情况下，过电流流过芯片，其结果，有高端电路发生错误动作，或芯片发生故障的可能。被拉向负电压期间，甚至包括印刷电路基板上的布线和/或负载等的电缆等的寄生电感成分(LI)与流过IGBT115的导通电流Il在关断期间的dll/dt的积成比例地，尖峰状的负电涌例如在-30V左右以大约数百ns至500ns左右的周期从HVIC111被施加到Vs端子。
[0027]图12是表示图11的高端电路和电平转换器等的主要部分的配置图。在作为高电位区域的η阱区3，形成有H-VDD焊盘、H-OUT焊盘、Vs焊盘以及中间电位区域。作为中间电位区域的Vs电位区域81是指图11的ρ偏置区域31和ρ漏区34。在η阱区3的外周的表面层，带状地形成作为η接触区域的第二高浓度区域62。在第二高浓度区域62上，配置有第二信号电极203。包围该η阱区3地形成有作为耐压区域的