，上述高耐压集成电路装置具备从上述高电位区域的表面到达上述第一导电型的半导体层包围上述电路区域且具有缺失部的第一导电型的开口部，在设置有上述缺失部的位置的上述共用电位区域与上述电路区域之间的上述耐压区域或上述高电位区域配置上述第一高浓度区域的配置。
[0060][作用]
[0061 ] 在本发明中，设置包围高端驱动电路内的Vs电位的p—开口部和在没有配置P开口部的位置设置H-VDD端子的信号电极。由此，Vs端子的电位在负方向降低，在与H-VDD端子的电位连接的高端驱动电路和高耐压结终端区域的η阱区变得与GND电位相比为过低的情况下，能够使注入寄生二极管的电流(空穴载流子注入)流通上述信号电极部，上述寄生二极管构成为以高耐压结终端区域的作为共用电位区域的P区域为阳极层、以高耐压结终端区域的作为耐压区域的η—阱区为阴极层。
[0062]由此，能够抑制向高端逻辑(Vs电位)区域暂时流通的过剩的电洞电流的注入。
[0063]其结果，能够在不增加芯片面积的情况下，防止由负电压浪涌导致的高端逻辑部的错误信号传递。另外，由于通过在上述信号电极与Vs电位区域之间配置焊盘和/或电容元件，能够利用布局效率高的构成来确保从阳极层到Vs电位区域的距离，所以能够显著抑制向Vs电位区域的空穴载流子注入量。
[0064]有益效果
[0065]根据本发明，能够提供一种通过设置具有缺失部的P—开口部，从而能够抑制由负浪涌引起的空穴的注入量而防止高端电路的错误动作和/或损坏的半导体装置。
【附图说明】
[0066]图1是本发明的第一实施例的高耐压集成电路装置100的主要部分俯视图。
[0067]图2(a)和图2(b)是图1的主要部分剖视图，图2 (a)是按照图1的A_A’线切断的主要部分剖视图，图2(b)是按照图1的B-B’线切断的主要部分剖视图。
[0068]图3是表不产生负电压浪涌时的载流子的流动的图。
[0069]图4是本发明的第二实施例的高耐压集成电路装置200的主要部分俯视图。
[0070]图5是本发明的第四实施例的高耐压集成电路装置300的主要部分俯视图。
[0071]图6(a)和图6(b)是本发明的第五实施例的高耐压集成电路装置400的主要部分俯视图，图6(a)是第一高浓度区域56的一部分突出的情况下的图(400a)，图6(b)是第一高浓度区域56的一部分突出，开口部也在其位置突出的图(400b)。
[0072]图7是表示逆变器等电力变换装置的开关功率器件和将其驱动的以往的HVIC的连接例的说明图。
[0073]图8是表示图7所示的HVIC111的内部的电平转换电路及其周边电路的电路图，是包含上拉电路的电路图。
[0074]图9是表示图7所示的HVIC111的内部的电平转换电路及其周边电路的电路图，是包含下拉电路的电路图。
[0075]图10是以往的HVIC的电平转换电路图的详细图。
[0076]图11是表示以往的自分离型的高耐压集成电路装置500的高端电路、低端电路的各自的逻辑部和上拉电路部以及高耐压结终端区域(HVJT)的主要部分的剖视图。
[0077]图12是表示图11的高端电路和电平转换器等的主要部分的配置图。
[0078]图13是本发明的第三实施例的高耐压集成电路装置200a的主要部分俯视图。
[0079]图14(a)和图14(b)是图13的主要部分剖视图，图14(a)是按照图13的C_C’线切断的主要部分剖视图，图14(b)是按照图13的D-D’线切断的主要部分剖视图。
[0080]图15 (a)和图15 (b)是图13的主要部分剖视图，图15 (a)是按照图13的C_C’线切断的主要部分剖视图，图15(b)是按照图13的D-D’线切断的主要部分剖视图。
[0081]图16(a)和图16(b)是图13的主要部分剖视图，图16(a)是按照图13的C_C’线切断的主要部分剖视图，图16(b)是按照图13的D-D’线切断的主要部分剖视图。
[0082]图17是图13的主要部分剖视图，是按照图13的C_C’线切断的主要部分剖视图。
[0083]符号说明
[0084]I::p 基板
[0085]2、3:n 阱区
[0086]4:n_阱区、耐压区域
[0087]21,31:p 偏置区域
[0088]22，32:n 接触区域
[0089]23:p 源区
[0090]24:p 漏区
[0091]25、29、35、55:栅电极
[0092]26、52:n 漏区
[0093]27、53:n 源区
[0094]28:P接触区域
[0095]33:p 源区
[0096]34:p 漏区
[0097]41:n沟道MOSFET (电平转换)
[0098]42、44:体二极管
[0099]43:p 沟道 MOSFET
[0100]45、46: 二极管
[0101]56:第一高浓度区域
[0102]61:p共用电位区域
[0103]62、62a、62b、62c:第二高浓度区域
[0104]63 <开口部
[0105]63a:缺失部
[0106]71、72:电平转换电阻
[0107]75、76: 二极管
[0108]80:η偏置区域
[0109]81:Vs电位区域
[0110]82:H-VDD 电位区域
[0111]101,102:输出部
[0112]120:高电压电源端子
[0113]193:高耐压结终端区域(HVJT)
[0114]202:第一信号电极
[0115]202a,303d:金属膜
[0116]202b、303e:金属
[0117]203,203a,203b,203c:第二信号电极
[0118]100、200、200a、300、400、500:高耐压集成电路装置
[0119]H-VDD:高电压电源
[0120]L-VDD:低电压电源
[0121]GND:地电位(接地)
[0122]Vs:中间电位
【具体实施方式】
[0123]通过以下实施例来说明实施方式。在本说明书和附图中，对于标记了 η或者ρ的层和/或区域，分别指电子或者空穴为多数载流子。另外，对η、ρ附加的+和-分别表示与没有附加+和-的层和/或区域相比杂质浓度高和杂质浓度低。应予说明，对与现有结构的部位相同的部位标记相同的符号。
[0124]实施例1
[0125]图1和图2是本发明的第一实施例的高耐压集成电路装置100的构成图，图1是主要部分俯视图，图2(a)和图2(b)是图1的主要部分剖视图，图2(a)是按照图1的Α_Α’线切断的主要部分剖视图，图2(b)是按照图1的Β-Β’线切断的主要部分剖视图。
[0126]该高耐压集成电路装置100具备:形成于P基板I (半导体层)的表面层的作为高电位区域的η阱区3 ;和在上述ρ基板I的表面层与上述η阱区3接触，并且沿η阱区3的外周而形成的，杂质浓度比上述η阱区3低的作为耐压区域的η_阱区4。
[0127]另外，在上述ρ基板I的表面层，具备与上述η_阱区4接触，且沿η _阱区4的外周而形成的施加有共用电位(例如，接地电位)的P共用电位区域61、和与其接触的作为低电位区域的η阱区2。
[0128]ρ基板I的杂质浓度优选为2.0X 11Vcm3?1.0X 10 15/cm3，p共用电位区域61的杂质浓度优选为2.0X 11Vcm3?5.0X 10 18/cm3的范围。
[0129]高耐压集成电路装置100是与图7所示的HVIC111对应的装置。因此，可以具备图8和/或图9所示的电路。另外，可以将图11所示的低端电路的C-MOS形成在η阱区2，可以将高端电路的C-MOS形成在η阱区3。
[0130]在作为高电位区域的η阱区3内形成有作为中间电位区域的Vs电位区域81。Vs电位区域81是图11的ρ偏置区域31和ρ漏区34。
[0131]另外，具备形成于上述η阱区3的表面层的作为η接触区域的第二高浓度区域62和形成于上述P共用电位区域61的表面层的作为ρ接触区域的第一高浓度区域56。
[0132]另外，如图2所示，具备与上述第一高浓度区域56接触的第一信号电极202和与上述第二高浓度区域62接触的第二信号电极203。第一信号电极202、第二信号电极203由带状的金属膜202a、203d和埋入接触孔的金属202b、203e构成。图1中，由于图较为繁琐，所以省略了带状的金属膜202a、203d，将埋入多个接触孔的金属202b、203e作为信号电极202、203而示出。当然，也可以设置带状的接触孔而非多个点的接触孔。
[0133]形成在作为述高电位区域的η阱区3内的作为中间电位区域的Vs电位区域81是施加有处于高电压电源的高电位侧电位Vss和地电位GND之间的中间电位的区域，上述高电压电源是图7所示的串联连接的两个上述功率晶体管的主电路电源。
[0134]另外，在上述η阱区3，具备以图7所示的上述中间电位Vs为基准利用上述的第二低电压电源113施加比上述中间电位Vs高的电位(V-HDD)的H-VDD电位区域82。
[0135]另外，在η阱区3，形成有Vs电位区域81、H-VDD电位区域82、H-VDD焊盘、H-OUT焊盘、Vs焊盘、第二高浓度区域62、第二信号电极203以及具有缺失部63a的p_开口部63。
[0136]另外，高耐压结终端区域(HVJT) 193是包含作为上述n_阱区4的耐压区域、上述ρ共用电位区域61、上述第一高浓度区域56以及上述第二高浓度区域62的区域。
[0137]另外，具备从η讲区3的表面到ρ基板I形成的，且具有缺失部63a的P开口部63。另外，从防止载流子的注入的观点出发，p_开口部63优选为在η阱区3的内侧沿η阱区3的端部而配置。在缺失部63a的附近具备沿η阱区3的端部配置的一