η—阱区4。包围该η—阱区4地形成有ρ共用电位区域61。H-VDD电位区域82是图11中所示的形成有η接触区域32、ρ源区33等的区域。
[0028]另外，在ρ共用电位区域61的表面层，带状地形成有作为P接触区域的第一高浓度区域56。在该第一高浓度区域56上，配置有第一信号电极202。这里为了便于说明，第一信号电极202、第二信号电极203用散布的黑色方块表不。
[0029]该散布的黑色方块表示埋入形成于连结信号电极202、203和第一高浓度区域56、第二高浓度区域62的层间绝缘膜和保护膜的未图示的接触孔的金属。
[0030]与ρ共用电位区域61接触且包围ρ共用电位区域61地形成作为低电位区域的η阱区2。在该η阱区2形成有图11所示的GND基准的低端电路。在被η阱区2与η—阱区4夹住的ρ基板I的表面层形成有ρ共用电位区域61。在该ρ共用电位区域61的表面层形成有电平转换器的η沟道M0SFET41。另外，由第二高浓度区域62、ρ共用电位区域61以及被这些区域夹住的η_阱区4构成高耐压结终端区域(HVJT)。形成了电平转换器的ρ共用电位区域61与ιΓ阱区4接触。
[0031]在不浪费且高效地配置上述的各区域来实现芯片尺寸的缩小化时，作为中间电位区域的Vs电位区域81的一部分配置为与第二高浓度区域62接近。将该接近的位置记为符号Ε(参照图12)时，位置E是作为中间电位区域的Vs电位区域81与高耐压结终端区域(HVJT)的第二高浓度区域62相互对置的位置。因此，作为中间电位区域的Vs电位区域81与高耐压结终端区域(HVJT)的对置距离是最小的位置(以下，记为对置位置Ε)。
[0032]作为这样的高耐压集成电路，关于高电压集成电路芯片，通过专利文献I?5更详细地进行说明。
[0033]在专利文献I中，示出了用于保护对半桥结构的功率晶体管进行驱动的高电压集成电路的电路。已公开了如下的一种高电压集成电路芯片，即对于该电路，以预计在输出节点(点)有过大的负摆幅的电路作为对象，在基板与接地之间具有限制负电压尖峰中的电流的电阻器。
[0034]另外，在专利文献2中，作为高耐压集成电路装置，公开了一种通过在属于电平转换器的开关元件的漏电极与属于放大器(C-MOS电路)的MOS晶体管的栅电极之间插入二极管而消减反向偏压的影响的装置。
[0035]另外，在专利文献3中，作为另一个的高耐压集成电路装置，公开了如下的装置，即属于电平转换器的开关元件的漏极、电平转换电阻和电流限制电阻串联连接，将电平转换电阻与电流限制抵抗之间设为上拉电路的输出部。
[0036]另外，在专利文献4中，作为另一个高耐压集成电路装置，公开了如下的装置。在共用接地节点(COM)与假想接地节点(Vs)之间利用共用的基板区域在高电压控制电路(HVIC)内部设置高耐压二极管(D3)。由此，公开了在功率器件驱动电路中，可靠地抑制由在高电位侧基准电位(假想接地Vs)所产生的负电压的下冲所导致的高电位侧电源电压的降低。
[0037]另外，在专利文献5中，作为另一个高耐压集成电路装置，记载了功率器件驱动电路。在该功率器件驱动电路中，除去位于相对于从高电位侧基准电位(假想接地Vs)区域距离较近的位置的高耐压结终端区域部的接触部，或者扩张耐压区域长度，局部地增加双重降低表面电场(double RESURF)结构。由此，公开了减少由负电压的下冲导致的高电位侧电源电压的降低所伴随的向高电位侧基准电位(假想接地Vs)区域的载流子注入量。
[0038]现有技术文献
[0039]专利文献
[0040]专利文献1:日本特开2001-210972号公报
[0041]专利文献2:日本特开2001-25235号公报
[0042]专利文献3:日本特开2008-301160号公报
[0043]专利文献4:日本特开2010-263116号公报
[0044]专利文献5:国际公开2012-176347号公报
【发明内容】
[0045]对于上述的图7所示的连接，对Vss的电压为1200V左右、H-VDD的电压相对于Vs高出15V左右的电位的情况进行说明。
[0046]上臂的IGBT115进行导通动作、下臂的IGBT114进行关断动作时，电流从上臂IGBTl 15向L负载118流通。从该状态开始，若上臂的IGBT115进行关断动作，则L负载118将维持电流，电流从GND经由下臂的FWD116流通。因此，Vs端子的电位比GND电位低，例如，也变为-30V左右。在Vs端子的电位变为-30V左右的情况下，H-VDD端子的电位变为-15V( = -30V+15V)左右。
[0047]在图11所示的高耐压集成电路装置的结构中，ρ基板I和ρ共用电位区域61为GND电位。对Ns端子的电位降低到η阱区3、η_阱区4均成为比GND电位低的情况进行说明。
[0048]由ρ基板I和η阱区3构成的寄生二极管45和由ρ共用电位区域61和η_阱区4构成的寄生二极管46变成正向偏置，流通较大的电流。该电流经由IGBT115的栅极-发射极间的电容而流通。由于在该电流路径(path)中没有限制电流的阻抗成分，所以成为极大的脉冲电流。由于该脉冲电流，HVIC111受到损坏，或发生错误动作。
[0049]另外，在图11和图12中，若在Vs焊盘(端子)或者H-VDD焊盘(端子)施加负电压浪涌，则空穴从P共用电位区域61向n_阱区4注入(对于寄生二极管45而言，由于基板电阻率高，阳极电阻高，所以作为注入路径的作用微小)。特别是，在相对于作为中间电位区域的Vs电位区域81，对置距离较短的对置位置E的高耐压结终端区域(HVJT)中，与其他的位置相比，Vs电位区域81与ρ共用电位区域61之间的n_阱区4的电阻(寄生二极管46的阴极电阻)小。因此，从ρ共用电位区域61向n_阱区4的空穴量比其他的位置更多。注入到该ιΓ阱区4的空穴通过作为η接触区域的第二高浓度区域62下方，并流入作为负电位Vs电位区域的ρ偏置区域31和ρ漏区36。流入到ρ偏置区域31的空穴从ρ接触区域38被拉向Vs端子。
[0050]但是，该空穴的一部分也侵入到η源区37下方，变成由η源区37、ρ偏置区域31以及η阱区3构成的寄生ηρη晶体管的栅极电流，存在因该寄生ηρη晶体管导通而使高端电路的逻辑部发生错误动作的情况。
[0051]并且，有时侵入到η源区37下方的空穴使由η源区37、ρ偏置区域31、η阱区3以及P基板I构成的寄生晶闸管导通(闩锁效应)而损坏高端电路。另外，该空穴的一部分通过η阱区3并流向ρ漏区34时，仍存在使高端电路的逻辑部发生错误动作的情况。
[0052]另外，在上述的专利文献I所记载的技术中，限制电流的电阻器连接到GND (接地)端子与基板之间，而并没有提及关于上述位置之外的其他位置上的连接。该电阻器由多晶硅层形成，因而负电压大的脉冲电流(数A?数十Α)在Vs端子与GND端子之间的寄生二极管暂时流通时，多晶硅层可能会因过电流而热熔解，受到损坏。
[0053]另外，在上述的专利文献2所记载的技术中，为了消除反向偏置的影响而连接二极管，而并没有提及有关在利用L负载而使H-VDD变成负电位的情况下，限制体二极管和/或寄生二极管的电流的电阻、配置方法。
[0054]另外，在上述的专利文献3所记载的技术中，记载了在电平转换电路的Vs基准的低电压电源的高电位侧(H-VDD)与低电位侧(地电位)之间的路径连接有电流限制电阻。以此方式，能够防止η沟道MOSFET的体二极管和/或寄生二极管本身发生过电流损坏，和/或电平转换电路的电流容量小的位置发生过电流损坏。然而，并没有提及如何防止关于Vs基准的高端电路的寄生错误动作(错误反转)。
[0055]另外，在上述的专利文献4所记载的技术中，虽然已经记载了将高耐压二极管(D3)设置在Vs端子与位于GND电位的高电压控制电路(HVIC)的基板之间，但并没有记载将该二极管(D3)设置于作为自举电源节点的VB端子与位于GND电位的高电压控制电路(HVIC)的基板之间。
[0056]另外，在上述的专利文献5所记载的技术中，记载了除去位于相对于高端电路部的Vs电位区域距离较近的位置的高耐压结终端区域部的接触部。或者扩张耐压区域长度，局部地增加双重降低表面电场(double RESURF)结构。由此，减少由负电压的下冲导致的高电位侧电源电压的降低所伴随的向Vs电位区域的载流子注入量的配置方法。但是，虽然能够抑制某个负电压浪涌期间的高端电路的错误动作和/或损坏，但负电压值大的情况和/或负电压脉冲期间变长的情况下，载流子也大量注入Vs电位区域，所以无法防止高端电路的错误动作和/或损坏。因此，效果受限。
[0057]为了解决上述的课题，本发明的目的在于提供一种能够抑制由负电压浪涌引起的空穴的注入量而防止高端电路的错误动作和/或损坏的高耐压集成电路装置。
[0058]技术手段
[0059]为了解决上述的课题，实现本发明的目的，从而本发明的高耐压集成电路装置构成为，是对串联连接的两个功率晶体管的尚电位侧功率晶体管进彳丁驱动的尚耐压半导体集成电路装置，具备:形成在第一导电型的半导体层的表面层或者表面上的第二导电型的高电位区域；形成在上述半导体层的表面层或者表面上，且与上述高电位区域接触并包围上述高电位区域，杂质浓度比上述高电位区域杂质浓度低的第二导电型的耐压区域；在上述半导体层的表面层或者表面上，与上述耐压区域接触并包围上述耐压区域的第一导电型的共用电位区域；形成在上述高电位区域内的第一导电型的中间电位区域；形成于上述高电位区域的表面层的第二导电型的第二高浓度区域；形成于上述共用电位区域的表面层的第一导电型的第一高浓度区域；与上述第一高浓度区域接触的第一信号电极；以及与上述第二高浓度区域接触的第二信号电极，上述中间电位区域是构成形成在上述高电位区域内的电路区域，且施加有处于高电压电源的高电位侧电位和作为该高电压电源的低电位侧电位的共用电位为止之间的中间电位的区域，高电压电源是串联连接的两个上述功率晶体管的主电路电源，上述高电位区域是以上述中间电位为基准施加有低电压电源的高电位侧的电位的区域，在高耐压结终端区域为包含上述耐压区域、上述共用电位区域、上述第一高浓度区域以及上述第二高浓度区域的区域