专利名称：时钟占空系数校正电路的制作方法
技术领域：
本发明概括地说涉及一种用于维持一时钟信号以具有1∶1占空系数(duty ratio)的时钟占空系数校正电路，且更具体地涉及一种时钟占空系数校正电路，其用于以电方式转换一内部时钟信号，且接着通过使用已转换的电信号的一电平差产生具有1∶1的预定占空系数的内部时钟信号，而与一外部施加时钟信号无关。
背景技术：
在一半导体器件中精确地控制一时钟信号的占空系数以使用该时钟信号输入/输出数据是很重要的。
一般而言，一具有50％占空系数的时钟信号已广泛地使用在一诸如半导体集成电路的数字时钟应用领域中。该50％占空系数意指该时钟信号的一高电平和该时钟信号的一低电平时间相同。
因此，占空系数校正电路用以在一半导体器件中产生一具有50％占空系数的时钟信号。如果该占空系数校正电路接收一具有除50％外的其他占空系数的时钟信号时，其会将该时钟信号转换以具有一50％占空系数。
图1为一公开于美国专利第6,518,809号中的一时钟占空系数校正电路的方块图。图2是图1的详细电路图。
时钟占空系数校正电路包含一高脉冲至电荷转换器11、一低脉冲至电荷转换器12、一电荷差分器13、一数字转换器逻辑电路14及一解码器15。
脉冲至电荷转换器11和12将自一时钟驱动电路(未示出)输出的时钟信号CLK_OUT的一高电平脉冲宽度和一低电平脉冲宽度，分别转换成电压电平。将被转换成电压电平的时钟信号与一先前在电荷差分器13中设定的一参考电压VREF比较。电荷差分器13产生驱动信号START和STOP响应该比较结果，以驱动数字转换器逻辑电路14。数字转换器逻辑电路14响应驱动信号START和STOP施行一二进制计数操作，且输出一具有多个位的计数信号至解码器15。解码器15根据一计数值输出一用于校正该时钟信号CLK_OUT的占空系数的控制信号PU/UD到时钟驱动电路(未示出)。控制信号PU/PD会通/断(on/off)该时钟驱动电路的一PU/PD MOS(未示出)，且控制该时钟信号CLK_OUT使其具有50％的占空系数。
常规时钟占空系数校正电路通过控制在用于产生一时钟信号的时钟驱动单元中MOS晶体管的大小(size)，来调节占空系数。然而，控制MOS晶体管大小的方法会使校正解析度降低，且其应用在一用于接收差分时钟信号的系统中不适当。
此外，图1的时钟占空系数校正电路具有比一直接比较方法更多的比较差错，因为其以先前设定的参考电压比较至电荷转换器11和12的该脉冲该脉冲输出电压。同时，图1的时钟占空系数校正电路具有较大的功率消耗，因为其通过使用二比较器比较电压，如图2所示。
发明内容
因此，本发明的一目的在于提供一改进的时钟占空系数校正电路，用于在一使用差分时钟信号的半导体器件中，以低功率消耗校正高解析度的占空系数，因而使得该半导体器件即使在高频下也能够稳定地操作。
在一实施例中，一时钟占空系数校正电路包含一时钟缓冲器单元、一电荷泵(charge pump)单元、一比较控制单元、一电压比较单元、一计数器及一D/A转换器。
该时钟缓冲器单元通过使用占空系数校正信号的电压电平差，校正一差分内部时钟信号的占空系数。该电荷泵单元响应一泵控制信号，将该差分内部时钟信号转换为一与该差分内部时钟信号的脉冲宽度对应的电压电平。该比较控制单元响应该差分内部时钟信号，输出该泵控制信号和一比较控制信号。该电压比较单元响应该比较控制信号，通过比较从该电荷泵单元输出的信号的电压电平而激励(activate)一计数控制信号。该计数器响应该计数控制信号，以一预定单位增加或减少多个位计数器信号。该D/A转换器响应该计数器信号，依一预定比率分配一参考电压，且输出该占空系数校正信号。
在阅读以上详细说明且参考附图后，将可明了将可明了本发明的其他方面和优点，其中
图1为一常规时钟占空系数校正电路的方块图；图2为图1的详细电路图；图3为根据本发明一实施例的时钟占空系数校正电路的方块图；图4为图3的上升(rising)时钟缓冲器的详细电路图；图5为图3的电荷泵单元的详细电路图；图6为图3的电压比较单元的详细电路图；图7为图3的D/A转换器的详细电路图；及图8为表示根据本发明一实施例的时钟占空系数校正电路的操作示意图。
具体实施例方式
本发明将参考附图详细说明。
图3为根据本发明一实施例的时钟占空系数校正电路的方块图。
在一实施例中，时钟占空系数校正电路包括一上升时钟缓冲器100、一下降(falling)时钟缓冲器200、一电荷泵单元300、一比较控制单元400、一电压比较单元500、一计数器600和一D/A转换器700。
上升时钟缓冲器100和下降时钟缓冲器200根据由D/A转换器700施加的占空系数校正信号RVREF/FVREF的电压电平，校正差分内部时钟信号iRCLK和iFCLK以具有1∶1的占空系数，而与从外部输入的差分时钟信号CLK与CLKB的占空系数无关。接着，时钟缓冲器100和200通过使用该占空系数校正信号RVREF/FVREF的电压电平差，改变串联至一用于接收差分时钟信号CLK和CLKB的NMOS晶体管的一NMOS晶体管的逻辑阈值。结果，流过对应NMOS晶体管的电流量受控制，且该差分内部时钟信号iRCLK和iFCLK的占空系数得以校正。上述上升时钟缓冲器100和下降时钟缓冲器200缓冲时钟信号CLK和CLKB。虽然上升时钟缓冲器100的配置和下降时钟缓冲器200相同，但占空系数校正信号RVREF/FVREF和差分时钟信号CLK/CLKB施加到不同位置。
当作为泵控制信号的一启用信号(enable signal)EN和一重置信号RST被激励时，电荷泵单元300将由时钟缓冲器100和200输出的差分内部时钟信号iRCLK和iFCLK，转换为与信号iRCLK和iFCLK的脉冲宽度对应的电压电平RCKVO和FCKVO。电荷泵单元300预充电该输出信号以具有相同电压电平。
比较控制单元400响应内部时钟信号iRCLK，按一预定周期产生泵控制信号EN和RST及一比较控制信号CMP_PU，且分别输出该信号至电荷泵单元300和比较单元500。如果差分内部时钟信号iRCLK和iFCLK的占空系数匹配完成，比较控制单元400改变泵控制信号EN和RST及比较控制信号CMP_PU的产生周期。
当比较控制信号CMP_PU被激励时，电压比较单元500比较来自电荷泵单元300而被转换为电压电平的输出信号RCKVO和FCKVO，且视比较结果选择性地激励计数控制信号INC或DEC。
计数器600响应计数控制信号INC和DEC，输出一具有多个位N的计数信号CNT<0:N-1>，且施行一二进制计数操作，用于以“1”增加或减少计数信号CNT<0:N-1>的大小。即，如果在计数控制信号INC被激励至一高电平时，计数器600以“1”加入计数信号CNT，且如果计数信号DEC激励至一高电平时，以“1”减少计数信号CNT。
D/A转换器700，响应由计数器600提供的N位计数信号CNT<0:N-1>，将参考电压VDD依一预定比率分配且输出经分配的信号至转换器100和200，该信号为具有模拟电压电平的占空系数校正信号RVREF/FVREF。接着，D/A转换器700响应计数信号CNT<0:N-1>，选择性地通/断多个并联的无源电阻装置，以输出2N个电压电平。结果，流过该无源电阻装置的电流量受控制，且占空系数校正信号RVREF和FVREF的模拟电压电平得以调节。
图4为图3的上升时钟缓冲器100的详细电路图。
上升时钟缓冲器100包括传输门电路TG1和TG2、NMOS晶体管N1至N5，及反相器IV1。连接在电源电压端VDD和输出节点A之间的传输门电路TG1，响应启用信号EN和一节点B的信号而通/断。连接在在电源电压端VDD和输出节点B之间的传输门电路TG2，响应节点B的信号和启用信号EN而通/断。串联在输出节点A和C间的NMOS晶体管N1和N2，其具有栅极以分别接收时钟信号CLK和占空系数校正信号RVREF。串联在输出节点B和C间的NMOS晶体管N3和N4，其具有栅极以分别接收时钟信号CLKB和占空系数校正信号FVREF。在节点C和一接地电源间连接的NMOS晶体管N5具有栅极以接收启用信号EN。反相器IV1反相输出节点A的信号，且输出该内部时钟信号iRCLK。
下降时钟缓冲器200具有与上升时钟缓冲器100相同的配置。然而，在下降时钟缓冲器200中，差分时钟信号CLK/CLKB与占空系数校正信号RVREF/FVREF以彼此相反的方向提供。因此，下降时钟缓冲器200在此并未示出。
图5为图3的电荷泵单元300的详细电路图。
电荷泵单元300包含一AND门(与门)AD1、一第一电压转换单元302、一第二电压转换单元304及一输出电压等效单元306。
AND门AD1响应作为泵控制信号的启用信号EN和重置信号RST，激励第一电压转换单元302和第二电压转换单元304。AND门AD1对启用信号EN和一已反相的重置信号/RST施行一AND操作，且将操作结果输出至第一电压转换单元302和第二电压转换单元304。
当来自AND门AD1的输出信号被激励时，第一电压转换单元302将内部时钟信号iRCLK转换为与信号iRCLK的脉冲宽度相对应的电压电平RCKVO。第一电压转换单元302包括电阻R1与R2、NMOS晶体管N6和N7、及一电容器C1。电阻R1连接在电源电压端VDD和节点D之间。串联在节点D和一接地电压端间的NMOS晶体管N6和N7，具有栅极以接收内部时钟信号iRCLK和来自AND门AD1的输出信号。电阻R2连接在节点D和输出节点E间。电容器C1连接在输出节点E和接地电压端之间。
当来自AND门AD1的输出信号被激励时，第二电压转换单元304将内部时钟信号iFCLK转换为与信号iFCLK的脉冲宽度相对应的电压电平FCKVO。第二电压转换单元304包含电阻R3和R4、NMOS晶体管N8和N9、及一电容器C2。电阻R3连接电源电压端VDD和节点F间。串联在节点F和一接地电压端间的NMOS晶体管N8和N9具有栅极以分别接收内部时钟信号iFCLK和来自AND门AD1的输出信号。电阻R4连接在节点F和输出节点G间。电容C2连接在输出节点G和接地电压端之间。
当来自AND门AD1的输出信号被去激励时，输出电压等效单元306预充电该输出节点E和G的电压至相同的电平。输出电压等效单元306包含一用于反相来自AND门AD1的输出信号的反相器IV2、及一NMOS晶体管N10，其在输出节点E和G间连接，且具有栅极以接收来自反相器IV2的输出信号。
图6为图3的电压比较单元500的详细电路图。
电压比较单元500包括一比较器CMP1、NAND门ND1和ND2及反相器IV3和IV4。比较器CMP1比较来自电荷泵单元300的输出信号的电压电平RCKVO和FCKVO。NAND(与非)门ND1对比较控制信号CMP_PU和比较器CMP1的输出信号施行一NAND操作。NAND门ND2对比较控制信号CMP_PU和来自比较器CMP1已反相的输出信号施行一NAND操作。反相器IV3将来自NAND门ND1的一输出信号反相，且输出计数控制信号INC用于以“1”增加计数器600的计数操作。反相器IV4将来自NAND门ND2的一输出信号反相，且输出计数控制信号DEC用于以“1”减少计数器600的计数操作。因此，当比较控制信号CMP_PU被激励时，如果电压电平RCKVO高于电压电平FCKVO，计数控制信号INC被激励至一高电平；且如果电压电平FCKVO高于电压电平RCKVO，计数控制信号DEC被激励至一高电平。
图7为图3的D/A转换器700的详细电路图。
D/A转换器700包含一第一校正信号产生单元710和一第二校正信号产生单元720。第一校正信号产生单元710响应计数信号CNT<0:N-1>/CNTB<0:N-1>和计数信号CNT<0:N-1>/CNTB<0:N-1>的互补信号(complement)，控制无源电阻装置的通/断操作，且输出占空系数校正信号RVREF。第二校正信号产生单元720响应计数信号CNT<0:N-1>/CNTB<0:N-1>和计数信号CNT<0:N-1>/CNTB<0:N-1>的互补信号，控制和第一校正信号产生单元710相反的无源电阻装置的通/断操作，且输出占空系数校正信号FVREF。
第一校正信号产生单元710包含一第一分压单元712和一第二分压单元714，及一校正信号输出单元716。第一分压单元712响应计数信号CNT<0:N-1>/CNTB<0:N-1>，控制串联的无源电阻装置的通/断操作。第二分压单元714响应计数信号CNT<0:N-1>/CNTB<0:N-1>的互补信号，控制串联的无源电阻装置的通/断操作。校正信号输出单元716根据第一分压单元712和第二分压单元714所分配的参考电压，将占空系数校正信号RVREF输出。
第一分压单元712包含电阻R5至R10、传输门电路TG3至TG7及NMOS晶体管N11。电阻R5至R10串联在电源电压端VDD和一节点I间，且各电阻比基本电阻R大1(20)、2(21)、4(22)、8(23)，...，2N-1倍。在此，串联电阻的数目根据计数器600的计数信号CNT<0:N-1>/CNTB<0:N-1>的位数而决定。在本发明一实施例中，使用5位的计数信号CNT<0:N-1>/CNTB<0:N-1>。传输门电路TG3至TG7和电阻R5至R9一对一对应地并联，且响应计数信号CNT<0:4>和CNTB<0:4>而通/断，以调节电源电压端VDD和节点I间的电阻。例如，当计数信号CNT<0:4>为“01111”时，传输门电路TG3至TG6开通，但传输门电路TG7关断。结果，在电源电压端VDD和节点I间的电阻为16R+32R＝48R。
第二分压单元714包含电阻R11至R16及传输门电路TG8至TG12。电阻R11至R14串联在节点I和J间，且位置与围绕节点I的电阻R5至R10对称，且各电阻比基本电阻R大1(20)、2(21)、4(22)、8(23)，...，2N-1倍。传输门电路TG8至TG12和电阻R11至R15一对一对应地并联，且响应计数信号CNT<0:4>和CNTB<0:4>而通/断，以调节该节点I和J间的电阻。在此，传输门电路TG8至TG12接收与传输门电路TG3至TG7相反的计数信号CNT<0:4>及CNTB<0:4>，且施行与传输门电路TG3至TG7相反的通/断操作。例如，当计数信号CNT<0:4>为“01111”时，传输门电路TG8至TG11关断，但传输门电路TG12开通。结果，在节点I和J间的电阻为8R+4R+2R+R+32R＝47R。
因此，当计数信号CNT<0:4>为“01111”时，从第一校正信号产生单元710输出的占空系数校正信号RVREF的电压，成为(47R/(48R+47R))×VDD＝0.495VDD。连接在节点J和接地电压端间的NMOS晶体管N11具有栅极以接收一启用信号DCCEN。该启用信号DCCEN在DRAM的一自行更新模式(IDD6模式)中被去激励至一低电平，且中断了流经电阻R5至R16的电流。
校正信号输出单元716包括一电阻R17及一电容器C3。电阻R17连接在节点I和一输出节点间，且电容器C3连接在该输出节点和接地电压端间。
在与第一校正信号产生单元710相比较，第二校正信号产生单元720施行与第一校正信号产生单元710相反的通/断操作。其他配置与操作原理与第一校正信号产生单元710相同。
当计数信号CNT<0:4>为“01111”时，从第二校正信号产生单元720输出的占空系数校正信号FVREF，成为(48R/(48R+47R))×VDD＝0.505VDD。
依此方式，D/A转换器700通过调节介于电源电压VDD和节点I间以及节点I和J间的电阻，控制占空系数校正信号RVREF和FVREF，响应计数信号CNT<0:4>/CNTB<0:4>与它们的互补信号。
图8为表示根据本发明一实施例的时钟占空系数校正电路的操作的示意图。
当按0.55×tCK占空系数施加该外部时钟信号CLK时，在时钟占空系数校正电路的初始操作中，从上升时钟缓冲器100和下降时钟缓冲器200输出的内部时钟信号iRCLK和iFCLK分别成为0.55×tCK和0.45×tCK。
当启用信号EN被激励成“高”且重置信号RST被激励成“低”，如果将内部时钟信号iRCLK和iFCLK施加到电荷泵单元300时，取决于内部时钟信号iRCLK和iFCLK的脉冲宽度，NMOS晶体管N6开通的周期和NMOS晶体管N8开通的周期将不同。结果，相对应的电容器C1和C2的电压不同。即，因为由NMOS晶体管N6和N8泄漏的电流量有差异，泄漏大量电流的第一电压转换单元302的电压电平RCKVO，变得比第二电压转换单元304的电压电平FCKVO低。结果，比较器CMP1的输出变“低”。
因为比较器CMP1的输出为“低”，当比较控制信号CMP_PU被激励成“高”时，计数控制信号INC变“低”且计数控制信号DEC变“高”，且该信号INC和DEC被提供至计数器600。
计数器600根据计数控制信号DEC的激励将计数减少“1”。
例如，当计数器600的初始计数信号CNT<0:4>为“01111”时，计数控制信号DEC的施加将计数信号CNT<0:4>变成“01110”，如图8中所示。
当计数信号CNT<0:4>为“01111”时，在第一分压单元712中的传输门电路TG3至TG6开通且传输门电路TG7关断，用于接收计数信号CNT<0:4>，且在电源电压端VDD和节点I间的电阻成为48R(16R+32R)。在用于接收计数信号CNT<0:4>的互补信号的第二分压单元714中，传输门电路TG8至TG11关断且传输门电路TG12开通，而在节点I和J间的电阻变成47R(8R+4R+2R+1R+32R)。结果，占空系数校正信号RVREF的初始电压电平变成47R/(48R+47R)×VDD＝0.495VDD。
然而，因为第二校正信号产生单元720的传输门电路施行与第一校正信号产生单元710相反的通/断操作，占空系数校正信号FVREF的初始电压电平变成(48R/(48R+47R))×VDD＝0.505VDD。
以此方法，虽然占空系数校正信号FVREF和RVREF的初始电压差显示为0.01VDD，在图8中所示的电压电平几乎相同。
然而，如果计数控制信号DEC的施加将计数信号CNT<0:4>变成“01110”时，传输门电路TG4至TG6开通且传输门电路TG3和TG7关断，且在电源电压端和节点I间的电阻增加成为49R(16R+1R+32R)。接着，传输门电路TG9至TG11关断且传输门电路TG8和TG12开通，而在节点I和J间的电阻增加成46R(8R+4R+2R+32R)。结果，占空系数校正信号RVREF的电压电平变成(46R/(49R+46R))×VDD＝0.484VDD，而占空系数校正信号FVREF的电压电平变成(49R/(49R+46R))×VDD＝0.516VDD。二信号的电压电平差增加至0.032VDD。
如果在上升时钟缓冲器100中占空系数校正信号RVREF的电压电平降低，NMOS晶体管N2的阈值电压变低，且内部时钟信号iRCLK的脉冲宽度会减少一些。另一方面，在下降时钟缓冲器200中占空系数校正信号FVREF的电压电平增加，且内部时钟信号iFCLK的脉冲宽度增加一些。因此，内部时钟信号iRCLK和iFCLK的占空系数被校正一点。
然而，因为内部时钟信号iRCLK和iFCLK的占空系数未完全校正，在电荷泵单元300的输出电压RCKVO和FCKVO中的电平差变小，但计数控制信号DEC持续按该电平差以一高脉冲产生。
由于计数控制信号DEC持续地激励，计数信号CNT<0:4>持续地减少“1”。计数信号CNT<0:4>的减少，会逐渐增加占空系数校正信号FVREF和RVREF的电压电平差。在占空系数校正信号FVREF和RVREF电平差的增加会持续，直到内部时钟信号iRCLK和iFCLK的占空系数被完全校正。
如果占空系数校正完成，比较控制单元400改变泵控制信号EN、RST及比较控制信号CMP_PU的产生周期。
如果与初始状态相反，内部时钟信号iFCLK的脉冲宽度变得比内部时钟信号iRCLK大，电荷泵单元300的电压电平RCKVO会变得比电压电平FCKVO大。结果，计数控制信号INC被激励至一高脉冲，以“1”增加计数信号CNT<0:4>，且再度调节占空系数校正信号FVREF和RVREF的电压电平以校正占空系数。
在本发明一实施例中，调节串联至用于接收时钟信号CLK/CLKB的NMOS晶体管的NMOS晶体管的阈值电压。结果，内部时钟信号iRCLK和iFCLK的占空系数被经常地维持着，而不受外部时钟信号CLK/CLKB的占空系数的影响。
如先前的讨论，根据本发明一实施例的一时钟占空系数校正电路以电方式转换内部时钟信号，且通过使用已转换电信号的电平差来产生具有1∶1的占空系数的内部时钟信号，不受外部施加时钟信号的影响。因此，能在一半导体器件中通过使用一差分时钟信号以低功率消耗校正高解析度的占空系数，因而使得该半导体器件即使在高频下亦能稳定地操作。
虽然在本文中已通过以举例方式在图中表示及详细说明特定实施例，可对本发明进行各种修改及有替代性形式。然而，应了解本发明不局限于所公开的特定形式。而是本发明涵盖落入由随附权利要求所界定的本发明精神与范畴内的所有修改、等效物及替代物。
权利要求
1.一种时钟占空系数校正电路，其包含一时钟缓冲器单元，其用于通过使用占空系数校正信号的电压电平差校正一差分内部时钟信号的占空系数；一电荷泵单元，其用于响应一泵控制信号，将该差分内部时钟信号转换成一与该差分内部时钟信号的脉冲宽度对应的电压电平；一比较控制单元，其用于响应该差分内部时钟信号，输出该泵控制信号和一比较控制信号；一电压比较单元，其用以响应该比较控制信号，通过比较来自该电荷泵单元转换的该电压电平，激励一计数控制信号；一计数器，其用于响应该计数控制信号，按一预定单位增加或减少多个位计数器信号；及一D/A转换器，其用于响应该计数器信号，依一预定比率分配一参考电压且输出该占空系数校正信号。
2.如权利要求1所述的电路，其中该时钟缓冲单元通过根据该占空系数校正信号的电压电平差，来改变一第二MOS晶体管的阈值电压，该第二MOS晶体管串联至一用于接收一外部输入差分时钟信号的第一MOS晶体管，且控制流经该第一MOS晶体管和该第二MOS晶体管的电流量，以校正该差分内部时钟信号的占空系数。
3.如权利要求2所述的电路，其中该时钟缓冲器单元包含一上升时钟缓冲器，其用于根据该占空系数校正信号的电压电平差，校正该差分内部时钟信号的一第一内部时钟信号的占空系数；及一下降时钟缓冲器，其用于根据该占空系数校正信号的电压电平差，校正该差分内部时钟信号的一第二内部时钟信号的占空系数。
4.如权利要求1所述的电路，其中该电荷泵单元包含一第一电压转换单元，其用于当该泵控制信号被激励时，将该差分内部时钟信号的一第一内部时钟信号转换成与该第一内部时钟信号的该脉冲宽度对应的电压电平；一第二电压转换单元，其用于当该泵控制信号被激励时，将该差分内部时钟信号的一第二内部时钟信号转换成与该第二内部时钟信号的该脉冲宽度对应的电压电平；及一输出电压等效单元，其用于当该泵控制信号被去激励时，预充电该第一电压转换单元的一输出电平，使其与该第二电压转换单元的输出电平相等。
5.如权利要求1所述的电路，其中该比较控制单元在该差分内部时钟信号的该占空系数被校正后，改变该泵控制信号与该比较控制信号的产生周期。
6.如权利要求1所述的电路，其中该D/A转换器包含一第一校正信号产生单元，其用于通过根据该计数信号和该计数信号的一互补信号，而控制无源电阻装置的通/断操作来输出一第占空系数校正信号；及一第二校正信号产生单元，其用于通过根据该计数信号和该计数信号的一互补信号，而控制与该第一校正信号产生单元相反的无源电阻装置的通/断操作来输出一第二占空系数校正信号。
7.如权利要求6所述的电路，其中各该第一校正信号产生单元和该第二校正信号产生单元包含一第一分压单元，其包含多个串联的第一电阻装置及多个与该第一电阻装置一对一对应的传输门电路，该多个传输门电路与该相对应的电阻装置并联且响应该计数信号而通/断，且用于控制流经该第一电阻装置的电流量；一第二分压单元，其包含多个串联的第二电阻装置及多个与该第二电阻装置一对一对应的传输门电路，该多个传输门电路与该相对应的电阻装置并联且响应该计数信号的一互补信号而通/断，且用于控制流经该第二电阻装置的电流量；及一校正信号输出单元，其用于根据由该第一分压单元和该第二分压单元所分配的一参考电压来输出该占空系数校正信号。
全文摘要
本发明公开一种校正内部时钟信号的占空系数为1∶1的时钟占空系数校正电路。该时钟占空系数校正电路包含一时钟缓冲器单元、一电荷泵单元、一比较控制单元、一电压比较单元、一计数器及一D/A转换器。该时钟占空系数校正电路将一差分内部时钟信号转换为与该差分内部时钟信号的脉冲宽度相对应的电压电平，且比较该电压电平以产生一计数信号。此外，该时钟占空系数校正电路响应该计数信号而依一预定比率分配一参考电压，以产生占空系数校正信号，且通过使用该占空系数校正信号的电压电平差来校正该差分内部时钟信号的占空系数。
文档编号H03K5/156GK1661918SQ20041006195
公开日2005年8月31日 申请日期2004年6月29日 优先权日2004年2月23日
发明者全焌弦 申请人:海力士半导体有限公司