时钟信号生成装置以及模拟—数字变换装置的制作方法

文档序号:7511630阅读:230来源:国知局
专利名称:时钟信号生成装置以及模拟—数字变换装置的制作方法
技术领域
本发明涉及时钟信号生成装置以及采用它的模拟一数字变换装置。
技术背景近年来,在无线LAN等中的通信领域和数字TV等的视频领域中, 要求以高精度且高速度进行A/D变换的技术。在A/D变换的高速化技术 中,存在以时间分割来并行处理A/B两信道的A/D变换器的交叉存取 (interleave)结构、还有在交叉存取间将运算放大器共有化的二次采样 (double sampling)技术。通过交叉存取结构,能够以更高的速度进行A/D 变换,但在A/B两信道的采样定时存在错位的情况下,存在由于该错位的 影响而导致特性劣化的问题。在A/D变换器中,为了切换采样期间和保持期间,而采用时钟信号。 尤其,在通过时间分割对上述的A/B两信道的A/D变换器进行并行处理 的交叉存取结构的A/D变换装置中,采用彼此反相(相位相差180度)的 两个时钟信号。以往,该彼此反相的两个时钟信号,例如通过图6所示的 时钟信号生成装置50得到。图6为表示以往的时钟信号生成装置50的一般的电路结构的电路图。 该时钟信号生成装置50由一个D—触发器101构成。此外,该时钟信号 生成装置50具备主时钟信号输入端子91、两个输出端子12、 13。主时钟 信号输入端子91,与D—触发器101的时钟输入端子连接。D—触发器101 的同相输出信号端子(Q)与输出端子12连接。此外,D—触发器101的 反相输出端子(NQ)与输出端子13连接,并且被反馈输入倒D输入端子。 从两个输出端子12、 13,输出对于主时钟信号被施以1/2分频,且分别具 有大致180。相位差的两个时钟信号。另外,例如具有以时间分割并行处理 A/B两信道的A/D变换器的交叉存取结构的A/D变换器中,两个时钟信
号输出分别被输入到A信道侧采样时钟信号输出端子和B信道侧采样时 钟信号输出端子。图7为图6所示的以往的时钟信号生成装置50的各部分中的波形图。 图7中,(a)为主时钟信号(MCLK)的波形,(b)为D—触发器101 的同相输出(Q)的波形[CLK一A], (c)为D—触发器101的反相输出(NQ) 的波形[CLK一B]。接下来,用图7对该时钟信号生成装置50的动作进行说明。(a) 首先,在时刻tl主时钟信号的下降沿到来时,如图7所示,在 时刻tl之前的Q输出为高电平,NQ输出为低电平。此时,在D —触发器 101中,在下降沿到来之后,Q输出的定时(tQ)相对时刻tl为At时间 后。因此,在从时刻tl到At时间后,Q输出从高电平转移到低电平。另 一方面,NQ输出的定时(tNQ)相对时刻tl为(八t+Atd)时间后。艮P, 该NQ输出中,通过Q输出进一步延迟Atd时间。因此,在从时刻tl到(At+Atd)时间后,NQ输出从低电平转移到高电平。(b) 此外,在时刻t2主时钟信号的下降沿到来时,如果在时刻t2之 前的Q输出为低电平、NQ输出为高电平,则从时刻t2到At时间后,Q 输出从低电平转移到高电平,进而在从时刻t2到(At+Atd)时间后,NQ 输出从高电平转移到低电平。如上所述,通过D—触发器lOl的动作,在Q输出12和NQ输出13 中,主时钟信号被l/2分频,得到彼此的相位差为大致180。的两个时钟信 号。该以往例的时钟信号生成装置50中,将D—触发器101的NQ输出 信号反馈输入到D—触发器101的D输入端子。此外,Q输出和NQ输出 彼此互相反相的信号。由此,该时钟信号生成装置50中,对于主时钟信 号使其1/2分频,并且得到分别彼此大致反相的两个时钟信号。非专利文献1: "Low—Power Pipeline ADC for Wireless LANs"、 IEEE Journal of Solid—State Circuits、 Vol.39、 No.8、 August 2004但是,图6的以往的时钟信号生成装置50、以及采用该装置的交叉存 取结构的A/D变换器中,存在如下的课题。即如图7所示,在D—触发器 101中,来自同相输出端子(Q)的Q输出和来自反相输出端子(NQ)的
NQ输出之间,产生由于反相所引起的延迟(Atd)。也即,存在从以往的 时钟信号生成装置50输出的两个时钟信号,严格地说并不恰好为180°相 位差,而错开延迟时间Atd量的问题。因此,在采用该装置的交叉存取结 构的A/D转换器中,也会产生两信道间的采样定时错位的问题。 <关于两信道间的采样点的错位>在此,对采用以往的时钟信号生成装置50的交叉存取结构的A/D变 换装置中的问题点进行说明。考虑如下情况即在通过时间分割对两信道的A/D变换器进行并行处 理的交叉存取结构的A/D变换器中,将两个时钟信号输出分别作为A信 道侧采样时钟信号[CLK—A]和B信道侧采样时钟信号[CLK—B]输入。此时, 在A信道侧采样时钟信号[CLK—A]的上升沿和B信道侧采样时钟信号 [CLK一B]的下降沿之间,如上所述产生Atd的延迟。通过该Atd的延迟, 在A信道侧和B信道侧的两信道中,由于采样所输入的模拟信号的点从 理想位置错位,因此存在产生A/D变换的特性劣化的问题。图8为表示A/D变换器的模拟输入信号和采样定时的关系的时序图。 图8中,(a)为模拟输入信号波形,(b)为主时钟信号波形,(c)为A 信道侧采样时钟信号[CLK—A]波形,(d)为B信道侧采样时钟信号 [CLK一A]波形。图8中,将各采样时钟的下降沿作为采样点。在理想的情况下,输入的模拟信号的采样,在CLK—A的下降沿迸行 A信道侧的采样(图8:參),在CLK—B的下降沿进行B信道侧的采样 (图8: ▲),在A/B信道交替地采样。此时,A/B信道间的采样点,如 图8的參记号和A记号之间的间隔所示的那样,对所输入的模拟信号为等 间隔。但是,在采用以往的时钟信号生成装置50的情况下,D—触发器lOl 的Q输出和NQ输出间产生因反相引起的延迟Atd。因此,在CLK一A的 上升沿和CLK—B的下降沿之间、CLK_A的下降沿和CLK—B的上升沿之 间,分别产生延迟Atd。因此,A/B信道的各自的采样点,如图8的參记 号和O记号所示,对所输入的模拟信号不呈等间隔,会对错离理想的采样 点的模拟信号电平进行采样。由于该A信道和B信号的采样定时的错位 所引起的信道间误差,导致模拟一数字变换精度劣化。
基于上述背景,为了使两信道中的采样定时不产生错位,并且不受两 信道间误差的影响,从而改善模拟一数字变换精度,希望有一种能够输出相位差恰好为180。的彼此反相的两个时钟信号的时钟信号生成装置。进 而,希望有一种采用这种时钟信号生成装置的A/D变换装置。发明内容本发明的目的在于,为了解决上述课题,提供一种输出具有以彼此相 同的定时反相的信号波形的两个时钟信号的时钟生成装置、以及采用该生 成装置的模拟一数字变换装置。本发明的时钟信号生成装置,具备第一、第二及第三D触发器,上述第一D触发器具备 第一D输入端子;输入时钟信号的第 一 时钟输入端子;第一输出端子,基于上述时钟信号,保持给上述第一D输入端子的 输入信号并输出;和第一反相输出端子,基于上述时钟信号,对给上述第一D输入端子 的输入信号进行反相并输出,并且将上述输出反馈并输入到上述第一 D输 入端子,上述第二D触发器具备第二 D输入端子,输入来自上述第一 D触发器的上述第一输出端 子的输出;输入上述时钟信号的第二时钟输入端子;和第二输出端子,基于上述时钟信号,保持给上述第二D输入端子的输入信号并作为第一输出进行输出, 上述第三D触发器具备第三D输入端子,输入来自上述第一 D触发器的上述第一反相输 出端子的输出;输入上述时钟信号的第三时钟输入端子;和第三输出端子,基于上述时钟信号,保持给上述第三D输入端子的 输入信号并作为第二输出进行输出,
来自上述第二 D触发器的上述第二输出端子的上述第一输出、和来自上述第三D触发器的上述第三输出端子的上述第二输出,具有以彼此相同的定时反相的信号波形。此外,上述第二 D触发器和上述第三D触发器,时钟信号所对应的 同相输出的定时可相同。进而,也可将上述时钟信号生成装置搭载在IC芯片上。本发明的模拟一数字变换装置,具备上述时钟信号生成装置;和 A/D变换器,用具有从上述时钟信号生成装置输出的具有彼此反相的信号 波形的上述第一输出以及上述第二输出,来切换采样期间和保持期间,从 而将所输入的模拟信号变换为数字信号。此外,上述A/D变换器也可具备A信道侧变换器,用从上述时钟信 号生成装置输出的上述第一输出来切换A信道侧的采样期间和保持期间, 从而将所输入的上述模拟信号变换为数字信号;和B信道侧变换器,用从上述时钟信号生成装置输出的上述第二输出来 切换B信道侧的采样期间和保持期间,从而将所输入的上述模拟信号变换 为数字信号。另外,也可将上述模拟一数字变换装置搭载在IC芯片上。 发明效果通过本发明的时钟信号生成装置以及采用该时钟信号生成装置的模 拟一数字变换装置,组合了三个D—触发器。第一触发器中,通过将其自 身的NQ输出作为D输入反馈输入,从而使主时钟信号1/2分频,从Q输 出和NQ输出,输出相位差为大致180。的两个时钟信号。进而,通过将第 一触发器的Q输出输入到第二触发器,将第一触发器的NQ输出输入到第 三触发器,从而能够以相同的Q输出的定时,输出相位差恰好为180°的 具有彼此反相的信号波形的两个时钟信号。再有,通过采用上述时钟信号生成装置的交叉存取结构的A/D变换装 置,能够将上述时钟信号生成装置的相位差恰好为180。的具有彼此反相的 信号的波形的两个时钟信号,分别用于A/B信道的采样/保持定时的切换。 由此,能够消除A/B两信道间的采样定时的错位,能够改善模拟一数字变 换精度。


图1为表示本发明的实施方式1的时钟信号生成装置的结构的电路图。图2为本发明的实施方式1的时钟信号生成装置的各部分的波形图。 图3为表示本发明的实施方式2的A/D变换装置的结构的块图。 图4为在图3的A/D变换器中,采用图1的时钟信号生成装置时的电 路图。图5为表示本发明的实施方式2的A/D变换装置中的模拟信号及其采 样定时的时序图。图6为表示以往的时钟信号生成装置的结构的电路图。图7为以往的时钟信号生成装置的各部分的波形图。图8为表示以往的A/D变换器中的模拟输入信号及其采样定时的时序图。图中l一模拟信号输入端子;2 — A信道侧A/D变换器模拟输入端子; 3—A信道侧A/D变换器;4一A信道侧A/D变换器数字输出端子;5—B 信道侧A/D变换器模拟输入端子;6—B信道侧A/D变换器;7—B信道侧A/D变换器数字输出端子;8 —多路复用电路;9一数字输出端子;IO—时 钟信号生成装置;12—A信道侧采样时钟;13—B信道侧采样时钟;22— A信道侧采样时钟;23—B信道侧采样时钟;50 —时钟信号生成装置;91 一主时钟输入端子;100—A/D变换装置;101 103—D—触发器。
具体实施方式
以下,用附图对本发明的实施方式的时钟信号生成装置以及A/D变换 装置进行说明。另外,在附图中对实质相同的部件付与相同的符号。 (实施方式l)图1为表示本发明的实施方式1的时钟信号生成装置10的结构的电 路图。该时钟信号生成装置IO,由三个D—触发器101 103构成。此外, 对于输入输出,具备主时钟信号输入端子91和两个输出端子22、 23。通 过两个输出端子22、 23输出两个时钟信号,这两个时钟信号彼此的相位
差为180。且对主时钟信号被1/2分频,并具有以相同的定时(timing)反 相的信号波形。接下来,对该时钟信号生成装置10的详细的结构进行说明。 首先,主时钟信号输入端子91,分别与第一D—触发器lOl的时钟端 子、第二D—触发器102的时钟端子和第三D—触发器103的时钟端子连 接。此外,第一 D—触发器101的反相输出端子(NQ)与第一 D—触发 器101的D输入端子和第三D—触发器103的D输入端子连接。另一方 面,第一D—触发器101的同相输出端子(Q)与第二D—触发器102的 D输入端子连接。另夕卜,第二 D—触发器102的同相输出端子(Q)与输出端子22连接, 第三D—触发器103的同相输出端子(NQ)与输出端子23连接。在将该 时钟信号生成装置用于具有A/B两信道的交叉存取结构的A/D变换装置 的情况下,两个输出能够作为A信道侧采样时钟信号和B信道侧采样时 钟信号输入。此外,该时钟信号生成装置10也可搭载在IC芯片上。 图2为该时钟信号生成装置10的各部分的波形图。在图2中,(a) 为主时钟信号(MCLK)的波形,(b)为第一 D—触发器101的同相输 出(Q)波形,(c)为第一 D—触发器101的反相输出(NQ)的波形, (d)为第二 D—触发器102的同相输出(Q)的波形[CLK—A], (e)为 第三D—触发器103的同相输出(Q)的波形[CLK—B]。接下来,参照图2,对该时钟信号生成装置IO的动作进行说明。(a) 首先,在时刻tl主时钟信号MCLK的下降沿到来时,如果在时 刻tl之前的第一 D—触发器101的Q输出为高电平,第一 D—触发器101 的NQ输出为低电平,则第一 D—触发器101的Q输出在距时刻tl为At 时间后(tQ)从高电平转移到低电平。进而,第一D—触发器lOl的NQ 输出在距时刻tl为(At+Atd)时间后(tNQ),从低电平转移到高电平。另外,在第一D—触发器lOl的Q输出和NQ输出之间,如上所述存 在Atd的延迟。因此在两个输出之间,反相的定时错开Atd。(b) 接下来,在第二D—触发器102中,在时刻tl之前的第二D— 触发器102的D输入端子中,被输入第一 D—触发器101的Q输出(高
电平)。在时刻tl,主时钟信号的下降沿到来时,第二D—触发器102的 Q输出,在距时刻tl为At后(Q输出定时tQ)输出高电平。(c)第三D—触发器103中,在时刻tl之前的第三D—触发器103 的D输入端子中,被输入第一D—触发器101的NQ输出(低电平)。在 时刻tl主时钟信号的下降沿到来时,第三D—触发器103的Q输出,在 距时刻tl为At时间后(Q输出定时tQ)输出低电平。如上所述,该时钟信号生成装置10,将第一 D—触发器101的Q输 出作为第二触发器102的D输入输入,将第一触发器101的NQ输出作为 第三触发器103的D输入输入。第一触发器101的Q输出和NQ输出之 间存在延迟Atd,但通过采用具有相同Q输出的定时的第二以及第三触发 器102、 103能够输出两个时钟信号作为各自的Q输出,这两个时钟信号 是主时钟信号被1/2分频,相位差恰好为180。,且具有彼此反相的信号波 形。下面,对通过采用第二及第三触发器102、 103,作为各自的Q输出, 输出相位差恰好为180。且具有彼此反相的信号波形的两个时钟信号的机 制进行详细叙述。在此,在主时钟信号MCLK的下降沿(图2:时刻tl)到来之前的状 态,输入到第二 D—触发器102的D输入端子的第一 D—触发器101的Q 输出信号(图2: (b))、和输入到第三D—触发器103的D输入端子 的第一 D—触发器101的NQ输出信号(图2: (c)),已经确定。进而, 第二触发器102和第三触发器103,从时钟信号的下降沿到来至Q输出为 止的定时(tQ:从时刻tl到At时间后)相同。因此,在主时钟信号MCLK 的下降沿到来时,来自第二D—触发器102的Q输出信号22和来自第三 D—触发器103的Q输出信号23,作为相同的Q输出的定时,互不延迟 地被在时刻tl起At时间后分别输出。此外还有,第一触发器101的Q输 出和NQ输出之间的延迟Atd比较微小,下降沿到来时(图2:时刻tl) 的各个信号的值为彼此相反的值(高电平、低电平,或低电平、高电平) 的组合。因此,来自第二D—触发器102的Q输出信号22和来自第三D 一触发器103的Q输出信号23,以相同Q输出的定时(tQ)输出具有彼 此反相的信号波形的两个时钟信号。
通过本发明的实施方式1的时钟信号生成装置10,能够输出将主时钟输入信号1/2分频,且相位差恰好为180。的具有彼此反相的信号波形的两 个时钟信号。(实施方式2)图3为表示本发明的实施方式2的交叉存取结构的模拟一数字(A/D) 变换装置100的结构的模块图。图4为表示作为图3的时钟信号生成装置 10,采用实施方式1的时钟信号生成装置10时的详细的结构的模块图。 该A/D变换装置100的特征在于,具备本发明的实施方式1的时钟信号生 成装置10。再有,该A/D变换装置100具备时钟信号生成装置10、模拟 信号输入端子1、 一方侧的(A信道侧)A/D变换器3、另一方侧(B信 道侧)A/D变换器6、多路复用电路8、数字信号输出端子9。时钟信号生 成装置10的结构,与图1所示的本发明的实施方式1时钟信号生成装置 IO相同,因此省略其说明。A信道侧A/D变换器3,具有A信道侧模拟信号输入端子2和A信 道侧数字信号输出端子4, B信道侧A/D变换其6具有B信道侧模拟信号 输入端子5和B信道侧数字信号输出端子7。另外,该模拟一数字变换装置100也可搭载在IC芯片上。接下来,对如图3所示构成的交叉存取结构的A/D变换装置的动作进 行说明。(a) 被输入到模拟信号输入端子的模拟信号,被输入到A信道侧的 模拟信号输入端子2和B信道侧的模拟信号输入端子5。(b) 被输入到A信道侧的模拟信号输入端子2的模拟信号,通过A 信道侧的A/D变换器3被从模拟信号A/D变换为数字信号,从A信道侧 的数字信号输出端子4输出数字信号。(c) 同样,被输入到B信道侧的模拟信号输入端子5的模拟信号, 通过B信道侧的A/D变换器6被从模拟信号被A/D变换为数字信号,从 B信道侧的数字信号输出端子7输出数字信号。(d) 从A信道侧的数字信号输出端子4输出的数字信号、和从B信 道侧的数字信号输出端子7输出的数字信号,由多路复用电路8合成,从 数字信号输出端子9输出数字信号。 再有,对该A/D变换装置100中的A/B两信道的采样定时进行说明。(a) 输入到主时钟信号输入端子91的主时钟信号,通过时钟信号生 成装置10被1/2分频,生成A信道侧的采样时钟信号和B信道侧的采样 时钟信号。(b) 从A信道侧的采样时钟信号输出端子22输出A信道侧的采样 时钟信号,从B信道侧的采样时钟信号输出端子23输出B信道侧采样时 钟信号。另外,如上所述,A信道侧的采样时钟信号和B信道侧的采样时 钟信号,是具有彼此反相(相位恰好相差180°)的信号波形的关系。(c) 通过A信道侧的采样时钟信号[CLK—A]进行A信道侧的A/D变 换器3的采样期间和保持期间的切换,通过B信道侧的采样时钟信号 [CLK一B]进行B信道侧的A/D变换器6的采样期间和保持期间的切换。在该A/D变换装置100中,采用与实施方式1的时钟信号生成装置 IO将主时钟输入信号进行1/2分频,得到相位差恰好为180。的具有彼此反 相的信号波形的两个时钟信号。为了切换A/B两信道的采样/保持定时, 能分别采用该两个时钟信号。由此,在该A/D变换装置100中,不产生 A/B两信道中的采样定时的误差,并能够改善使两信道间的采样定时的间 隔为等间隔的模拟_数字变换精度。图5为表示本发明的实施方式2的A/D变换装置100的模拟输入 (analogin)信号和其的采样定时的关系的时序图。在图5中,(a)为模 拟输入信号波形,(b)为主一时钟信号波形,(c)为A信道侧采样时钟 信号[CLK一A]波形,(d)为B信道侧采样时钟信号[CLK—B]波形。用图5对该A/D变换装置100中,能够使A/B两信道间的采样定时 的间隔为等间隔的机制进行说明。在图5中,将各个采样时钟的下降沿作 为采样点。如上所述,通过时钟信号生成装置10生成的A信道侧的采样时钟信 号[CLK—A]和B信道侧采样时钟信号[CLK—B],相位差恰好为180°且具有 彼此反相的信号波形。因此,CLK一A的上升沿和CLK一B的下降沿一致, 并且CLK—A的下降沿和CLK—B的上升沿一致。g卩,从CLK—B的下降沿 (图5: A)到CLK—A的下降沿(图5:參)的时间(AtBA)、和从CIX:A 的下降沿(图5:參)到CLK^B的下降沿(图5: ▲)的时间(AUb)具
有相同时间间隔,不会产生时间差。因此,在该A/D变换装置100中,所 输入的模拟信号的采样,在CLK—A的下降沿(图5:參)和CLK一B的下 降沿(图5: ▲)被交替采样,如图5所示,各采样点相对于所输入的模 拟信号为等间隔。由此,通过消除A信道和B信道的各个的采样定时的 错位,能使A/B两信道间的采样定时具有等间隔,能够改善模拟一数字变换精度。产业上的利用可能性本发明的时钟信号生成装置,在通过交叉存取结构动作的A/D变换装 置中有效。
权利要求
1、一种时钟信号生成装置,具备第一、第二及第三D触发器,上述第一D触发器具备第一D输入端子;输入时钟信号的第一时钟输入端子;第一输出端子,基于上述时钟信号,保持给上述第一D输入端子的输入信号并输出;和第一反相输出端子,基于上述时钟信号,对给上述第一D输入端子的输入信号进行反相并输出,并且将上述输出反馈输入到上述第一D输入端子,上述第二D触发器具备第二D输入端子,输入来自上述第一D触发器的上述第一输出端子的输出;输入上述时钟信号的第二时钟输入端子;和第二输出端子,基于上述时钟信号,保持给上述第二D输入端子的输入信号并作为第一输出进行输出,上述第三D触发器具备第三D输入端子,输入来自上述第一D触发器的上述第一反相输出端子的输出;输入上述时钟信号的第三时钟输入端子;和第三输出端子,基于上述时钟信号,保持给上述第三D输入端子的输入信号并作为第二输出进行输出,来自上述第二D触发器的上述第二输出端子的上述第一输出、和来自上述第三D触发器的上述第三输出端子的上述第二输出,具有以彼此相同的定时反相的信号波形。
2、 根据权利要求l所述的时钟信号生成装置,其特征在于, 上述第二 D触发器和上述第三D触发器,时钟信号所对应的同相输出的定时相同。
3、 一种IC芯片,搭载有权利要求1或2所述的时钟信号生成装置。
4、 一种模拟一数字变换装置,具备-权利要求1 3的任一项所述的上述时钟信号生成装置;和 A/D变换器,用具有从上述时钟信号生成装置输出的具有彼此反相的信号波形的上述第一输出以及上述第二输出,来切换采样期间和保持期间,从而将所输入的模拟信号变换为数字信号。
5、 根据权利要求4所述的模拟一数字变换装置,其特征在于, 上述A/D变换装置,具备A信道侧变换器,用从上述时钟信号生成装置输出的上述第一输出来 切换A信道侧的采样期间和保持期间,从而将所输入的上述模拟信号变换 为数字信号;和B信道侧变换器,用从上述时钟信号生成装置输出的上述第二输出来 切换B信道侧的采样期间和保持期间,从而将所输入的上述模拟信号变换 为数字信号。
6、 一种IC芯片,搭载有权利要求4所述的上述模拟一数字变换装置。
全文摘要
本发明提供一种时钟信号生成装置,具备第一、第二及第三D触发器。第一D触发器的第一输出端子基于时钟信号,输出给其第一D输入端子的输入信号,其第一反相输出端子基于时钟信号,对第一D输入端子的输入信号进行反相并输出,并且将输出输入到第一D输入端子。第二D触发器的第二D输入端子,输入来自第一D触发器的第一输出端子的输出,其第二输出端子基于时钟信号,将给其第二D输入端子的输入信号作为第1输出输出,第三D触发器的第三D输入端子,输入来自第一D触发器的第一反相输出端子的输出,其第三输出端子基于时钟信号,将给其第三D输入端子的输入信号作为第二输出输出。第一输出和第二输出具有在彼此相同的定时反相的信号波形。
文档编号H03K3/00GK101212213SQ20071019935
公开日2008年7月2日 申请日期2007年12月17日 优先权日2006年12月27日
发明者冈浩二, 尾关俊明, 日高郁夫, 真壁良和 申请人:松下电器产业株式会社
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1