专利名称：具有延迟功能的时钟电路及其相关方法
技术领域：
本 发明有关一种时钟电路，尤指一种具有延迟功能的时钟电路。
背景技术：
时钟平衡(clock balancing)技术又可分成「时钟间平衡 (inter-clockbalancing) J 以及「时钟内部平衡(intra-clock balancing)」。其中时钟间 平衡是针对两个不同的时钟树之间，必须维持相同的时钟延迟时间(latency)以满足设置 时间(setup time)的要求。而时钟内部平衡则是针对同一个时钟树中不同的子树必须维 持相同的总延迟时间来平衡时钟树。目前常见的做法是将延迟单元(例如是缓冲器)一个接着一个(one byone)加 入延迟时间较短的时钟树(或者子树)中，来平衡延迟时间较短的时钟树(或者子树)。但 此种做法需要使用到大量的延迟单元(缓冲器)，对于成本以及布局(layout)的考虑皆不 甚理想；以及每个延迟单元(缓冲器)具有一最小延迟时间，而造成其延迟的分辨率不高。
发明内容
本发明的目的之一在于提供一种具有延迟功能的时钟电路及其方法，以解决先前 技术中的问题。本发明的目的之一在于提供一种利用连接线所造成的延迟时间的时钟电路及其 方法，来节省延迟器的个数及/或增加其延迟分辨率。本发明的实施例揭露了一种具有延迟功能的时钟电路，其包含一第一时钟树以及 一延迟模块。第一时钟树提供一第一时钟信号。第一时钟树包含有一第一时钟根以及多个 第一子树。延迟模块耦接于第一时钟根或者多个第一子树中的一特定子树，用来延迟第一 时钟信号。延迟模块包含有至少二个延迟区段，每一延迟区段包含有一延迟器以及一连接 线，其中每一延迟区段所造成的延迟时间均大致相等。本发明的实施例还揭露了一种用于一时钟电路的延迟方法。延迟方法包含步骤 提供一第一时钟信号；以及利用一延迟模块来延迟该第一时钟信号，其中该延迟模块包含 有至少二个延迟区段，且每一延迟区段具有一延迟器以及一连接线，其中每一延迟区段所 造成的延迟时间均大致相等。本发明的实施例还揭露了一种具有延迟功能的时钟电路，包含有一第一时钟树 (clock tree)，用来提供一第一时钟信号；以及一延迟模块，耦接于该第一时钟树，用来延 迟该第一时钟信号，该延迟模块包含有至少一个延迟区段，分别具有一延迟时间，其中每 一延迟区段包含有一延迟器以及一连接线，且该延迟时间对应于该延迟器的驱动能力与该 连接线的长度。本发明的实施例还揭露了一种用于一时钟电路的延迟方法，该延迟方法包含有 提供一第一时钟信号；以及利用一延迟模块来延迟该第一时钟信号；其中，该延迟模块是 利用一延迟时间表格所决定出，其中该延迟模块包含至少一延迟器以及至少一连接线。
图1为本发明具有延迟功能的时钟电路的第一实施例的示意图。图2为本发明具有延迟功能的时钟电路的第二实施例的示意图。图3为本发明具有延迟功能的时钟电路的第三实施例的示意图。图4为说明不同延迟器搭配上不同长度的连接线所造成的延迟时间的表格。图5为本发明用于一时钟电路的延迟方法的一操作范例的流程图。[主要元件标号说明]100、200、300 时钟电路110第一时钟树120第一时钟根STll STlM第一子树150、250延迟模块DSl DSK、DSl， DSK，延迟区段DL延迟器N连接线CLKl第一时钟信号310第二时钟树320第二时钟根ST21 ST2M第二子树CLK2第二时钟信号INVCKQHD, INVCKNHD、INVCKMHD 延迟器种类502 512步骤
具体实施例方式图1为本发明具有延迟功能的时钟电路100的第一实施例的示意图。时钟电路 100包含用以提供一第一时钟信号CLKl的一第一时钟树(clocktreeUlO以及一延迟模块 150。第一时钟树110包含一第一时钟根120以及至少二个第一子树(如多个第一子树 STll ST1M)。于本实施例中，延迟模块150耦接于第一时钟根120，用来延迟第一时钟信 号CLK1，然而此并非本发明的限制条件。于其它的实施例中，延迟模块150亦可耦接于多个 第一子树STll STlM中的一特定子树，其中该特定子树的总延迟时间为该多个第一子树 STll STlM中最短的。如图1所示，延迟模块150包含多个延迟区段DSl DSK，每一延 迟区段DSl DSK包含有一延迟器DL以及一连接线N，其中每一延迟区段DSl DSK所造 成的延迟时间均大致相等，且连接线N的长度是与延迟器DL的驱动能力成正比。关于连接 线N的长度与延迟器DL的驱动能力之间的关系将于以下实施例中详加说明。请注意，于上述实施例中，延迟模块150的多个延迟区段DSl DSK是排列成一螺 旋状(spiral-type)，但此并非本发明的限制条件。请参考图2，图2为本发明具有延迟功 能的时钟电路200的第二实施例的示意图。图2的时钟电路200的架构与图1的时钟电路 100类似，两者不同之处在于在图2中，延迟模块250的多个延迟区段DS1， DSK，是排列成一环状(ring-type)。由此可知，延迟模块的多个延迟区段的个数及其所排列的形状并不局限。请参考图3，图3为本发明具有延迟功能的时钟电路300的第三实施例的示意图。图3的时钟电路300的架构与图1的时钟电路100类似，两者不同之处在于在图3中，时钟 电路300还包含一第二时钟树310，用来提供第二时钟信号CLK2，第二时钟树310包含一第 二时钟根320以及多个第二子树ST21 ST2M，其中延迟模块150耦接于第一时钟根120， 并用来调整第一时钟信号CLKl以及第二时钟信号CLK2之间的时钟延迟时间(latency)，以 使得该第一时钟信号CLKl以及第二时钟信号CLK2达到一特定相位差(例如同步、差90 度、或反相)。毫无疑问地，本领域技术人员应可了解，在不违背本发明的精神下，图1至图 3所提到的时钟电路的各种各样的变化皆是可行的。举例而言，可将图1至图3所提到的时 钟电路任意排列组合成一个新的变化实施例，此亦隶属本发明所涵盖的范畴。请再注意，上述的第一实施例以及第二实施例适用于「时钟内部平衡 (intra-clock balancing)」技术中，可针对同一个时钟树中不同的子树必须维持相同的总 延迟时间来平衡时钟树。而第三实施例则适用于「时钟间平衡(inter-clock balancing) J 技术中，可针对两个不同的时钟树之间，必须维持相同的时钟延迟时间来满足设置时间的 要求。请参考图4，图4为说明不同延迟器搭配上不同长度的连接线所造成的延迟时间 的表格。于本实施例中，是以延迟器INVCKQHD、INVCKNHD以及INVCKMHD为例，三者皆为一 反相器，且采用0. 11微米制程，其中最适合的延迟器种类是INVCKNHD以及INVCKMHD，因 为它们的尺寸不会太大，约为INVCKQHD的一半。就INVCKNHD以及INVCKMHD而言，最适合 的连接线的长度为500 800微米(μ m)，由于转换时间低于0. 3奈秒(ns)，因此每一延 迟区段(包含有一延迟器以及一连接线)所造成的延迟时间不会受到信号完整性(Signal Integrity, Si)的影响。此外，连接线长度为500 800微米的延迟时间约略为连接线长 度为0微米的延迟时间的3. 5 6. 2倍，因此，每一延迟区段(包含有一延迟器以及长度为 500 800微米的一连接线)约可以比单独使用一延迟器节省2. 5 5. 2颗的延迟器。对 于集成电路(IntegratedcircuitJC)布局而言，布局工程师无须依据事先建好的表格(例 如是图4)便可轻易布局出所需的延迟时间。例如，欲延迟0.24奈秒，则可使用二个单位 的「INVCKQHD延迟器+连接线长1200 μ m」、或是一个单位的「INVCKNHD延迟器+连接线长 1200μπι」。当然愈多不同的延迟时间单位，愈容易设计出所需的延迟时间。换言之，其分辨 率将不会受限于延迟器的延迟时间(一般约为0.03奈秒)。例如「INVCKQHD延迟器+连接 线长0 μ m」的延迟时间为0. 029奈秒，而「INVCKQHD延迟器+连接线长100 μ mj的延迟时 间约为0. 039奈秒时，则其分辨率可为0. 01奈秒(即0. 039-0. 029)。请注意，上述的延迟器可由一反相器或者一缓冲器来实践之，但本发明并不局限 于此，亦可采用其它元件来实践之。此外，0.11微米制程仅为用来说明本发明的例子，而非 本发明的限制条件。由上述内容可理解，延迟模块的每一延迟区段皆包含有一延迟器以及一连接线， 其中每一延迟区段所造成的延迟时间均大致相等，且连接线的长度是与延迟器的驱动能力 成正比。如此一来，通过采用大致等长的连接线来取代延迟器所造成的延迟时间，可以节省 延迟器的个数。此外，将延迟模块的多个延迟区段排列成一环状或者一螺旋状，有助于布局的配置，以达到节省成本以及节省面积的目的。请参考图5，图5为本发明用于一时钟电路的延迟方法的一操作范例的流程图。本 领域技术人员可由本说明书的图1、2、3的实施例的描述中找到相对应的步骤，故省略其详 细说明。上述流程的步骤仅为本发明所举可行的实施例，并非限制本发明的限制条件，且在 不违背本发明的精神的情况下，此方法可还包含其它的中间步骤或者可将几个步骤合并成 单一步骤，以做适当的变化。以上所述的实施例仅用来说明本发明的技术特征，并非用来局限本发明的范畴。 本发明所揭露的具有延迟功能的时钟电路，不仅可适用于时钟间平衡技术亦可适用于时 钟 内部平衡技术。由于延迟模块的每一延迟区段所造成的延迟时间均大致相等，则可利用大 致等长的连接线来取代延迟器所造成的延迟时间，来节省延迟器的个数。再者，连接线的长 度则可视延迟器的种类、驱动能力以及制程的不同来适当地调整之。另外，通过将延迟模块 的多个延迟区段排列成一环状或者一螺旋状，更可以达到节省成本与节省面积的目的。以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修 饰，皆应属本发明的涵盖范围。
权利要求
一种具有延迟功能的时钟电路，包含有一第一时钟树，用来提供一第一时钟信号，该第一时钟树包含有一第一时钟根；及多个第一子树；以及一延迟模块，耦接于该第一时钟根或者该多个第一子树中的一特定子树，用来延迟该第一时钟信号，该延迟模块包含有至少二个延迟区段，每一延迟区段包含有一延迟器以及一连接线，其中每一延迟区段所造成的延迟时间均大致相等。
2.根据权利要求1所述的时钟电路，其中该连接线的长度是与该延迟器的驱动能力成 正比。
3.根据权利要求1所述的时钟电路，其中该延迟模块耦接该特定子树，且该特定子树 的总延迟时间为该多个第一子树中最短的。
4.根据权利要求1所述的时钟电路，其还包含一第二时钟树，用来提供一第二时钟信号；其中该延迟模块耦接于该第一时钟根，并用来调整该第一时钟信号以及该第二时钟信 号之间的时钟延迟时间。
5.根据权利要求1所述的时钟电路，其中该连接线的长度为500 1200微米。
6.根据权利要求1所述的时钟电路，其中该至少二个延迟区段排列成一环状。
7.根据权利要求1所述的时钟电路，其中该至少二个延迟区段排列成一螺旋状。
8.根据权利要求1所述的时钟电路，其中该至少二个延迟区段是依据一延迟时间表格 所决定出的。
9.根据权利要求1所述的时钟电路，其中该至少二个延迟区段分别具有一延迟时间， 该延迟时间对应于该延迟器的驱动能力与该连接线的长度。
10.一种用于时钟电路的延迟方法，该延迟方法包含有 提供一第一时钟信号；以及利用一延迟模块来延迟该第一时钟信号，其中该延迟模块包含有至少二个延迟区段， 且每一延迟区段具有一延迟器以及一连接线；其中每一延迟区段所造成的延迟时间均大致相等。
11.根据权利要求10所述的方法，其中该连接线的长度是与该延迟器的驱动能力成正比。
12.根据权利要求10所述的方法，其中该时钟电路包含至少一第一时钟树，该第一时 钟树包含一第一时钟根以及多个第一子树，利用该延迟模块来延迟该第一时钟信号的步骤 包含利用该延迟模块来调整该多个子树之间的时钟延迟时间，其中该延迟模块耦接该多个 第一子树中的该特定子树，且该特定子树的总延迟时间为该多个第一子树中最短的。
13.根据权利要求10所述的方法，该方法还包含 提供一第二时钟信号；以及利用该延迟模块来延迟该第一时钟信号的步骤包含利用该延迟模块来调整该第一时钟信号以及该第二时钟信号之间的至少其一的时钟延迟时间，以使得该第一与该第二时钟信号具有特定相位差。
14.根据权利要求10所述的方法，其中该至少二个延迟区段是依据一延迟时间表格所 决定出的。
15.根据权利要求10所述的方法，其中该至少二个延迟区段分别具有一延迟时间，该 延迟时间对应于该延迟器的驱动能力与该连接线的长度。
16.根据权利要求10所述的方法，其中，延迟模块的至少二个延迟区段排列成一环状 或者一螺旋状。
17.一种具有延迟功能的时钟电路，包含有 一第一时钟树，用来提供一第一时钟信号；以及一延迟模块，耦接于该第一时钟树，用来延迟该第一时钟信号，该延迟模块包含有 至少一个延迟区段，分别具有一延迟时间，其中每一延迟区段包含有一延迟器以及一 连接线，且该延迟时间对应于该延迟器的驱动能力与该连接线的长度。
18.根据权利要求17所述的时钟电路，其中该至少二个延迟区段是依据一延迟时间表 格所决定出的。
19.根据权利要求17所述的时钟电路，其中该至少一个延迟区段包括有一第一延迟区 段以及一第二延迟区段。
20.根据权利要求19所述的时钟电路，其中每一延迟区段所造成的延迟时间均大致相寸。
21.根据权利要求17所述的时钟电路，还包括有一第二时钟树，用来提供一第二时钟信号；其中，利用该延迟模块来调整该第一时钟信号以及该第二时钟信号之间的至少其一的 时钟延迟时间，以使得该第一与该第二时钟信号具有一特定相位差。
22.一种用于一时钟电路的延迟方法，该延迟方法包含有 提供一第一时钟信号；以及利用一延迟模块来延迟该第一时钟信号；其中，该延迟模块是利用一延迟时间表格所 决定出，其中该延迟模块包含至少一延迟器以及至少一连接线。
23.根据权利要求22所述的方法，其中该延迟模块具有一延迟时间，该延迟时间对应 于该延迟器的驱动能力与该连接线的长度。
24.根据权利要求22所述的方法，还包括有 提供一第二时钟信号；以及利用该延迟模块来调整该第一时钟信号以及该第二时钟信号之间的至少其一的时钟 延迟时间，以使得该第一与该第二时钟信号具有一特定相位差。
全文摘要
具有延迟功能的时钟电路包含有一第一时钟树以及一延迟模块。第一时钟树提供一第一时钟信号，其包含一第一时钟根以及多个第一子树。延迟模块耦接于第一时钟根或者多个第一子树中的一特定子树，用来延迟第一时钟信号。延迟模块包含至少二个延迟区段，每一延迟区段包含有一延迟器以及一连接线，其中每一延迟区段所造成的延迟时间均大致相等。
文档编号H03K23/00GK101958708SQ20091016070
公开日2011年1月26日 申请日期2009年7月17日 优先权日2009年7月17日
发明者沈明锋 申请人:瑞昱半导体股份有限公司