用于传播延迟和emi控制的方法和装置的制作方法

专利名称：用于传播延迟和emi控制的方法和装置的制作方法
用于传播延迟和EMI控制的方法和装置与相关申请的交叉引用本申请要求在先申请的美国临时专利申请的优先权权益，该临时专利申请的申请 序列号是 61/051，727，于 2008 年 5 月 9 日申请，名称是 “DYNAMIC SWITCHING EDGE SPEED CONTROL CIRCUIT TO REDUCE EMI AND PROPAGATION DELAY”。该临时申请全文通过引用包 含于此。
背景技术：
本发明通常涉及用于输出开关的驱动器电路，更确切地说，涉及具有更好的电磁 干扰(EMI)和传播延迟控制的驱动器电路。输出开关可用于响应于来自其驱动器电路的控制信号提供开关输出电压。通常， 短的传播延迟是优选的(该延迟来自从控制信号变化的时间到对应的输出电压变化的时 间)，这是因为这有益于使用输出电压的电路的稳定性。同时，输出电压上的缓慢跳变可产 生更小的EMI，也因此是更优选的。用于输出开关的现有技术的驱动器电路具有短的传播延 迟或输出电压上的缓慢跳变，但不是两者兼有。图1图示了用于N型输出开关mn3的现有技术的驱动器电路。该驱动器是基于反 相器的，并且具有一对互补型场效应晶体管(FET)—个P型场效应晶体管mpO和一个N型 场效应晶体管mnO。它们的栅极耦合到输入开关电压Vin，而它们的漏极耦合在一起。电源 Vdd被提供给mpO的源极，mnO的源极接地。mpO和mnO漏极处的电压被用于驱动输出开关 mn3，作为Vg提供给mn3的栅极。输出开关mn3的源极接地，并且从mn3的漏极得到输出电 压Vout。mn3的阈值电压是Vth，Vth < Vddo图2图示了图1中的驱动器电路在断开输出开关mn3的过程中的Vin，Vg和Vout 的波形。当输入电压Vin为低时，mpO导通，mnO不导通，以及Vg VDD。因此，mn3导通， Vout为低。当输入电压Vin变高时，mpO在Vin达到其阈值电压时将停止导通；mnO在Vin 达到其阈值电压时将变为导通。当mnO导通时，它可以拉低Vg。当Vg降到mn3的阈值电压 Vth之下时，mn3的传导性降低，以及Vout开始从低到高的跳变。从Vin变化到输出电压Vout的跳变开始的时点测量传播延迟。传播延迟可通过 驱动器，或更具体的说mnO的强度来控制，这是因为mnO的驱动强度越强，Vg被拉低得越 快，由此传播延迟越短。图2图示了当使用带有强驱动强度的mnO时的Vin，Vg和Vout的 波形，图3图示了当使用带有弱驱动强度的mnO时这些信号的波形。如图所示，当使用带有 强驱动强度的mnO时，传播延迟较短；但Vout上的跳变迅速，导致更多的电磁干扰(EMI)。 相反，当使用带有弱驱动强度的mnO时，Vout上的跳变较慢，这将有利于电磁干扰(EMI)性 能，但传播延迟会很长。调节mnO的灌电流容量可改变输出跳变变化率，但其也会影响传播延迟。因此，理想的是提供用于输出开关的驱动器，在输出开关的输出电压处具有短的 传播延迟和缓慢的跳变。


因此当前发明的特征能被理解，下面描述了若干附图。然而，需要注意的是，附图 仅图解了发明的特别的实施例，因此不应被认为是对其范围的限制，因为本发明可包括其 它等同的有效实施例。图1图示了用于输出开关的现有技术的驱动器电路。图2图示了当使用强驱动电路时，在断开输出开关的过程中图1中电路的信号波 形。图3图示了当使用弱驱动电路时，在断开输出开关的过程中图1中电路的信号波 形。图4图示了根据本发明的一个实施例的用于输出开关的驱动器电路。图5图示了根据本发明的一个实施例的在断开输出开关的过程中，图4的驱动器 电路中的信号波形。图6A图示了根据本发明的一个实施例的用于输出开关的驱动器电路。图6B图示了根据本发明的一个实施例的图6A中的驱动器电路的信号波形。图7图示了根据本发明的一个实施例的用于输出开关的驱动器电路。图8图示了根据本发明的一个实施例的用于输出开关的驱动器电路。
具体实施例方式本发明的实施例提供了具有驱动性能提升器的输出开关，该驱动性能提升器可以 紧接在开关跳变发生之前工作。提升器可以利用独立可控的输出跳变变化率来有效降低输 出开关的传播延迟。实施例可包括与输出开关耦合的延迟控制器。延迟控制器可具有开关 和电阻装置，该开关的导通性可与输出开关近似同时地变化，而该电阻装置可被调节以降 低传播延迟，而不影响输出跳变变化率。提升器可在D类应用(如，其中开关完全导通或完 全断开以提高功率效率的开关放大器)，具有开关输出级的电源管理集成电路(IC)，或考 虑电磁干扰(EMI)的任何高速开关设计中使用。图4图示了根据本发明的一个实施例的输出开关的驱动器电路。延迟控制器401 可添加到图1中的电路以控制传播延迟，其可在从Vin变化的时间到Vout跳变的时间中被 再次测量。延迟控制器401可包含晶体管mnl和mn2。晶体管mnl可具有分别与输入电压 Vin耦合的栅极，与输出开关mn3耦合的漏极和与晶体管mn2的漏极耦合的源极。晶体管 mn2可具有分别与输出开关mn3的栅极耦合的栅极，与mnl的源极耦合的漏极和与地面耦合 的源极。晶体管mn2可与输出开关mn3具有相同的装置类型，在这种情况下是一个N型场 效应晶体管(FET)，或另外可具有如输出开关mn3的相似跳变属性，因此这些跳变可近似同 时发生。晶体管mnl和mnO不需要彼此相似，可具有不同的阈值电压。图5图示了断开输出开关mn3的过程中，图4的驱动器电路中的信号波形。如图 所示，在时间tl之前，输入电压Vin可以为低，mpO可导通，mnO和mnl可不导通，Vg ^ VDD。 由于Vdd高于mn3的阈值电压Vth，也高于mn2的阈值电压，mn3和mn2可导通，Vout可为低。在时间tl附近，输入电压Vin可变为高，当Vin超过其阈值电压时，mpO可停止导 通；当Vin分别达到它们的阈值电压时，mnO和mnl可变为导通。当mnO变为导通，它可将 Vg拉到低于VTH。在Vg降低到mn3和mn2的阈值电压Vth之前，mnl和mn2均是导通，由mnl和mn2构成的电路分支加速应用于Vg的拉低效应。mnl和/或mn2的电阻可调节以加速 Vg的降低由mnl和mn2构成的电路分支的总电阻越低，Vg被拉低得越快，mn3越早被停止 导通，Vout的跳变越早开始。因此，这将有助于在Vin变化的时间和Vout跳变的时间之间 降低传播延迟。在时间t2后不久，Vg可降低到mn3和mn2的阈值电压Vth之下。晶体管mn3和 mn2可停止导通，从高到低的Vout跳变可以开始。在图4的电路中，当输出开关mn3没有导通时，延迟控制器401中的mn2也末被导 通，因为它们具有相似的Vth，它们的栅极耦合在一起。因此，仅当mn3和mn2均导通时，其在 输出跳变之前，延迟控制器401可有效降低Vg，因此避免影响输出跳变变化率。结果，mnO的 驱动强度可仅为输出跳变变化率选择，而不是在输出跳变变化率和传播延迟之间的平衡。当通过改变mnl和mn2的串联电阻来调节传播延迟时，调节可独立于驱动器的驱 动强度、输出跳变变化率和输出开关mn3的电磁干扰(EMI)性能。晶体管mnl可以是其它 类型的电阻装置，如，电阻、可变电阻或电位器。使用晶体管的益处是仅当需要加速改变电 压Vg时，它才是导通的，这样可在当延迟控制器401无效时最小化电源消耗。如附图2，3和5所示，图4中的电路可具有如图2中的较好的短的传播延迟，其通 过使用图1中的现有技术电路中的具有强驱动强度的mnO来实现，图4中的电路还可具有 如图3中的较好缓慢输出跳变变化率，其通过使用图1的电路中的具有弱驱动强度的mnO 来实现，因为其传播延迟可独立于其输出跳变变化率来调节。虽然N型场效应晶体管(FET)输出开关mn3在图4的电路中作为一个例子使用， 本发明的原理可用于其它类型的输出开关，比如P型场效应晶体管(FET)，双极型晶体管 (BJT)，绝缘栅双极型晶体管(IGBT)。在这种情况下，延迟控制器应被配置为近似同时地随 输出开关而打开和断开。本发明的延迟控制器的更多实施例将在下面描述。图6A图示了根据本发明的另一个实施例的输出开关的驱动器电路，图6B图示了 图6A的电路中的信号波形。在图6A中，输出开关可以是P型场效应晶体管(FET)mp3，延迟控制器601可包括 晶体管mpl和mp2。分别地，mpl的栅极可与输入电压Vin耦合，mpl的源极可与mp2的漏 极耦合，mpl的漏极可与mp3的栅极耦合。分别地，mp2的栅极可与mp3的栅极耦合，mp2的 源极可与电压Vdd耦合，mp2的漏极可与mpl的源极耦合。晶体管mp2和mp3可以是相同类 型的装置，在这种情况下是P型场效应晶体管(FET)，可以具有近似相同的阈值电压Vth，因 此它们可近似同时地变为导通和停止导通。图6B图示了在断开输出开关mp3的过程中，图6A的驱动器电路中的信号波形。 如图所示，在时间t3之前，输入电压Vin可为高，mnO可被导通，mpO和mpl可不被导通， Vg ≈ O。因此，mp3 和 mp2 可为导通，Vout ^ Vddo在时间t3附近，输入电压Vin可变为低，当Vin降到低于其阈值电压时，mnO可停 止导通；当Vin分别达到它们的阈值电压时，mpO和mpl可变为导通。当mpO变为导通，它 可将Vg推高。在Vg达到mp3和mp2的阈值电压Vth之前，mpl和mp2均是导通，由mpl和 mp2构成的电路分支加速应用于Vg的推高效应。mpl和/或mp2的电阻可调节以加速Vg 的升高由mpl和mp2构成的电路分支的总电阻越低，Vg被推高得越快，mp3越早被停止导 通，Vout的跳变越早开始。因此，这将有助于在Vin变化的时间和Vout跳变的时间之间降低传播延迟。在时间t4后不久，Vg可超过mp3和mp2的阈值电压VTH。晶体管mp3和mp2可停 止导通，从高到低的Vout跳变可以开始。在图6A的电路中，当输出开关mp3没有导通时，延迟控制器601中的mp2也未被 导通，因为它们具有相似的Vth，它们的栅极耦合在一起。因此，仅当mp3和mp2均导通时， 其在输出跳变之前，延迟控制器601可有效提升Vg，因此避免影响输出跳变变化率。图7图示了根据本发明的另一个实施例的一个输出开关的驱动器电路。在图7中，输出开关可以是N型双极型晶体管(BJT)mn4，类似的N型双极型晶体 管(BJT)mn5可用于替换图4中所示电路的晶体管mn2。特别地，输出开关mn4的基极可与 mpO和mnO的漏极耦合，mn4的射极可以接地，输出电压Vout可从mn4的集电极获取。mn5 的基极可与mn4的基极耦合，mn5的集电极可与mnl的源极耦合，mn5的射极可以接地。图7中所示的电路的操作可与图4中所示的电路类似。当Vin为低时，mpO可为 导通，mnO和mnl可为不导通，Vg ^ VDD。晶体管mn4和mn5可为导通，Vout可为低。当Vin从低变为高，并超过mpO的阈值电压时，mpO可能停止导通。当Vin达到 mnO的阈值电压时，mnO可能变为导通并开始拉低Vg。当Vin达到mnl的阈值电压时，mnl 可能变为导通。在Vg降低到mn4和mn5的阈值电压之下之前，mnl和mn5均为导通，包括 mnl和mn5的电路分支可有助于加速Vg的降低。调节mnl的电阻可有助于调节Vg的变化 率，因此在Vin变化的时间和Vout跳变的时间之间的传播延迟长度。当Vg降到低于mn4的阈值电压之下时，mn4和mn5可停止导通，Vout的跳变可开 始。由于延迟控制器701中的mn5可与输出开关mn4近似同时地变为导通和停止导 通，延迟控制器701可用于独立于输出电压跳变率而调节传播延迟。图8图示了根据本发明的一个实施例的输出开关的驱动器电路。在图8中，输出开关可以是N型绝缘栅双极型晶体管(IGBT)mn6，相似的N型绝缘 栅双极型晶体管(IGBT)mn7可以用于替换图4中所示电路的晶体管mn2。图8中所示的电 路操作可与图4和图7中所示的电路类似。晶体管mn6和mn7可能是相似的装置，并近似 同时地变为导通和停止导通。本发明的几个特性和方面已参考仅通过举例的特殊实施例来详细图示和描述，而 不是通过限制。本领域技术人员将领会已公开实施例的替代实施和各种修改在当前公开的 范围和意图之内。因此，本发明仅通过附加的权利要求来限制。
权利要求
1.一种电路，包括输出开关，在第一终端处耦合到源电位，在其第二终端处耦合到所述电路的输出终端，驱动器电路，具有输入终端和输出终端，所述输出终端耦合到所述输出开关的控制输 入，以及延迟控制器，具有与所述驱动器电路的输入终端相耦合的第一终端，与所述输出开关 的控制输入相耦合的第二终端和与所述源电位相耦合的第三终端，通过将所述输出开关的 控制输入驱动到源电位，所述延迟控制器在所述第一终端响应预定的输入信号。
2.如权利要求1中的电路，其中所述延迟控制器包括开关装置，其近似同时地与所述 输出开关一起变为导通或停止导通。
3.如权利要求2中的电路，其中所述开关装置和输出开关是同种类型的装置。
4.如权利要求2中的电路，其中所述开关装置和输出开关是晶体管。
5.如权利要求4中的电路，其中所述开关装置和输出开关具有近似相同的阈值电压。
6.如权利要求2中的电路，其中所述延迟控制器进一步包括电阻装置，其位于从所述 输出开关的控制输入到源电位的电路通路上，降低电阻装置的电阻缩短了用于驱动所述输 出开关的控制输入到所述源电位的时间。
7.如权利要求6中的电路，其中所述输出开关是场效应晶体管FET；所述开关装置是 具有相似跳变特性的FET，其栅极与所述输出开关的栅极耦合，以及其源极耦合到所述源电 位。
8.如权利要求7中的电路，其中所述电阻装置是FET，其栅极耦合到所述延迟控制器的 第一终端，其漏极耦合到所述延迟控制器的第二终端，其源极耦合到所述开关装置的漏极。
9.如权利要求7中的电路，其中所述输出开关和所述开关装置是N型FET。
10.如权利要求7中的电路，其中所述输出开关和所述开关装置是P型FET。
11.如权利要求5中的电路，其中所述输出开关是双极型晶体管BJT;所述开关装置是 具有相似跳变特性的BJT，其基极耦合到所述输出开关的基极，其发射极耦合到所述源电 位。
12.如权利要求6中的电路，其中所述输出开关是绝缘栅双极型晶体管IGBT；所述开关 装置是具有相似跳变特性的IGBT，其基极耦合到所述输出开关的基极，其发射极耦合到所 述源电位。
13.如权利要求1中的电路，其中所述驱动电路包括一对互补FET。
14.一种电路，包括驱动器，接收输入电压并导通和关断输出开关；和延迟控制器，耦合到所述驱动器和输出开关，其中所述延迟控制器包括耦合到所述输出开关的开关装置，所述开关装置近似与所述 输出开关同时地开关，以在所述输出开关处的输入电压的跳变和输出电压的跳变之间控制 传播延迟。
15.一种方法，包括接收输入电压；产生控制电压以控制提供输出电压的输出开关；通过调节所述控制电压直到出现输出电压跳变，从而控制输入电压跳变和输出电压跳变之间的传播延迟，其中所述传播延迟控制与所述输出电压的变化率无关。
16.如权利要求15中的方法，进一步包括在所述输出开关和固定电压之间开启电流 通路以调节所述控制电压。
17.如权利要求16中的方法，其中所述电流通路和输出开关近似同时地开关。
18.如权利要求17中的方法，进一步包括在所述电流通路上调节电阻装置以降低传播延迟。
19.如权利要求16中的方法，其中通过耦合到所述输出开关的开关装置开关电流通路。
20.如权利要求16中的方法，其中所述固定电压是地。
全文摘要
用于驱动性能提升器的输出开关，能独立控制输出跳变变化率，该性能提升器可在输出开关中有效降低传播延迟。与该输出开关耦合的延迟控制器可用来控制传播延迟。该延迟控制器可能具有开关和电阻装置，该开关与输出开关可以近似同时地打开与关闭，该电阻装置可用于调节以降低传播延迟。
文档编号H03K19/094GK102067451SQ200980116602
公开日2011年5月18日 申请日期2009年5月6日 优先权日2008年5月9日
发明者西村直哲 申请人:美国亚德诺半导体公司