专利名称：半导体装置的制作方法
技术领域：
本发明涉及一种半导体设计技术，且更特定言之，涉及一种用于产生或传输在电 流模式逻辑(CML)区域中摆动的信号的电路。
背景技术：
在半导体装置中，在CML区域中摆动的信号(下文中，称为CML信号)被广泛用于 针对高频信号(诸如，时钟信号)的输入/输出(I/O)接口中。CML区域指具有由预定义DC电位电平所界定的预定义范围的电位电平区域，或 具有由通过预定义准则所判定的平均电位电平所界定的预定义范围的电位电平区域。CMS 信号指在预定义频率下以CML区域中的参考电位电平为中心、在CML区域的最大电位电平 (Vmax)与CML区域的最小电位电平(Vmin)之间来回切换的信号。举例而言，虽然用于输入/输出CML信号的装置中的供电电压(VDD)的电平及接 地电压(VSS)的电平分别为1.5V及0V，但CML区域可界定于1.5V至1.0V的范围内。CML 区域的参考电位电平为1.25V，且CML信号为在预定义频率下以1.25V为中心在0. 5V的摆 动范围内来回切换的信号。如上文所描述，相比于由用于输入/输出CML信号的装置中的供电电压(VDD)的 电平与接地电压(VSS)的电平之间的差所界定的电位电平区域，CML区域被设计成具有相 对较小的大小。这是因为CML信号通常为高频时钟信号。亦即，CML区域是如下定义的区域即使时钟信号为在数GHz至数十GHz或更高的 范围内的高频时钟信号，仍用于稳定地传输该时钟信号的区域。在半导体装置中，在CMOS区域中摆动的信号(下文中称为CMOS信号)被广泛使 用于针对判定逻辑电平的信号的I/O接口中。CMOS区域指由供电电压(VDD)的电平与接地电压(VSS)的电平之间的差所界定 的电位电平区域。CMOS信号指在预定义频率下以供电电压(VDD)的电平与接地电压(VSS) 的电平之间的电位电平的一半为中心、在供电电压(VDD)的电平(其为CMOS区域的最大电 位电平(Vmax))与接地电压(VSS)的电平(其为CMOS区域的最小电位电平(Vmin))之间 来回切换的信号。因此，如上文所描述，在CML区域的状况下，即使供电电压(VDD)的电平及接地电 压(VSS)的电平分别为1. 5V及0V，但是1. 5V及1. OV的电位电平被指定为CML区域，使得 CML信号的摆动范围可为0.5V。然而，在CMOS区域的状况下，当供电电压(VDD)的电平及 接地电压(VSS)的电平分别为1. 5V及OV时，1. 5V及OV的电位电平被判定为CMOS区域。 因而，CMOS信号的摆动范围为1. 5V。
出于此原因，CMOS信号的摆动范围不可避免地大于CML信号的摆动范围。此意谓 CMOS信号适于用作数据，其逻辑电平根据电位电平来判定。图IA为现有半导体装置中用于使CMOS信号的电压电平偏移的电路的电路图。图IB为现有半导体装置中用于使CML信号的电压电平偏移的电路的电路图。参看图1A，CMOS信号CM0S_IN输入至反相器INVl及INV2(其将第一供电电压 VDDl用作供电电压)，且输出为在第一供电电压VDDl与接地电压VSS之间摆动的CMOS信 号 CM0S_IN 及 /CM0S_IN。在第一供电电压VDDl与接地电压VSS之间摆动的CMOS信号CM0S_IN及/CM0S_ IN输入至电压电平偏移器100 (其将第二供电电压VDD2用作供电电压)，且输出为在第二 供电电压VDD2与接地电压VSS之间摆动的CMOS信号CM0S_0UT及/CM0S_0UT。下文将更详细地描述电压电平偏移器100的操作。电压电平偏移器100通过响应 于 CMOS 信号 CM0S_IN 及 /CM0S_IN 而控制 CMOS 信号输出端子 CM0S_0UT_ND 及 /CM0S_0UT_ ND,来执行使CMOS信号输出端子CM0S_0UT_ND及/CM0S_0UT_ND处的电压电平在第二供电 电压VDD2与接地电压VSS之间的CMOS区域中摆动的操作。CMOS信号输出端子CM0S_0UT_ ND及/CM0S_0UT_ND分别连接至NMOS晶体管MNl及MN2的漏极，且接地电压(VSS)端子连 接至NMOS晶体管MNl及MN2的源极。CMOS信号CM0S_IN及/CM0S_IN在第一供电电压VDDl 与接地电压VSS之间摆动，且输入至NMOS晶体管丽1及丽2的栅极。在此状况下，摆动范围充分宽。此可见于以下事实在第一供电电压VDDl与接地 电压VSS之间摆动且输入至NMOS晶体管MNl及MN2的栅极的CMOS信号CM0S_IN及/CM0S_ IN在CMOS区域中摆动。因而，电压电平偏移器100中提供的NMOS晶体管丽1及丽2可无 任何问题地正常操作。因此，不论第一供电电压VDDl的电平是高于还是低于第二供电电压VDD2的电平， 具有图IA的配置的电压电平偏移器100皆可正常地执行供电电压电平偏移操作。参看图1B，CML缓冲器120 (其将第一供电电压VDDl用作供电电压)接收CML信 号CML_IN及/CML_IN，以产生以低于第一供电电压VDDl达设定电压电平的第一电压电平为 中心摆动的CML信号CML_TRANS及/CML_TRANS。由于CML信号具有如上文所描述的窄摆动范围，所以低于第一供电电压VDDl达该 设定电压电平的第一电压电平期望高于1/2*VDD1的电压电平。因此，预期自将第一供电电 压VDDl用作供电电压的CML缓冲器120输出的CML信号CML_TRANS及/CML_TRANS的摆动 中心偏向于第一供电电压VDDl的电压电平。下文将更详细地描述将第一供电电压VDDl用作供电电压的CML缓冲器120的操 作。当输入至CML缓冲器120的CML输入信号CML_IN及/CML_IN具有足以接通/切断CML 缓冲器120中所提供的NMOS晶体管丽1及丽2的摆动范围时，有可能产生绕低于第一供电 电压VDDl的电压电平达设定电压电平的第一电压电平摆动的CML信号CML_TRANS及/CML_ TRANS,同时交替地接通/切断CML缓冲器120中所提供的NMOS晶体管丽1及丽2。绕低于第一供电电压VDDl的电压电平达设定电压电平的第一电压电平摆动的 CML信号CML_TRANS及/CML_TRANS被输入至CML缓冲器140，该CML缓冲器140将第二供 电电压VDD2用作供电电压。CML缓冲器输出CML信号CML_0UT及/CML_0UT，所述信号绕低 于第二供电电压VDD2的电压电平达设定电压电平的第二电压电平摆动，且经由与CML缓冲器120相同的操作而产生。以此方式，完成供电电压电平偏移操作。然而，在具有图IB的配置的供电电压电平偏移电路中，根据第一供电电压VDDl 的电平与第二供电电压VDD2的电平之间的关系可能不会正常地执行供电电压电平偏移操作。亦即，当第一供电电压VDDl的电平低于第二供电电压VDD2的电平时，自使用第一 供电电压VDDl的CML缓冲器120输出的CML信号CML_TRANS及/CML_TRANS可具有大得足 以接通/切断使用第二供电电压VDD2的CML缓冲器140中所提供的NMOS晶体管丽3及 MN4的摆动范围。因而，可无任何问题地执行供电电压电平偏移操作。然而，当第一供电电压VDDl的电平高于第二供电电压VDD2的电平时，自使用第一 供电电压VDDl的CML缓冲器120输出的CML信号CML_TRANS及/CML_TRANS可能不具有大 得足以接通/切断使用第二供电电压VDD2的CML缓冲器140中所提供的NMOS晶体管丽3 及MN4的摆动范围。因而，可能不会执行供电电压电平偏移操作。举例而言，假定第一供电电压VDDl的电平为2. IV，第二供电电压VDD2的电平为 1. 2V，自使用第一供电电压VDDl的CML缓冲器120输出的CML信号CML_TRANS及/CML_ TRANS的摆动范围为0. 4V(2. IV至1. 7V的范围)，且使用第二供电电压VDD2的CML缓冲器 140的NMOS晶体管丽3及MN4中所设置的阈值电压(Vth)为0. 4V。在此状况下，为了使电 流在使用第二供电电压VDD2的CML缓冲器140中所提供的NMOS晶体管丽3及MN4的漏极 与源极之间流动，源极端子的电压电平必须低于漏极端子的电压电平。漏极端子的电压电 平必须为1. 2V，且源极端子的电压电平必须为0. 8V。然而，由于自使用第一供电电压VDDl 的CML缓冲器120输出且输入至NMOS晶体管丽3及MN4的栅极的CML信号CML_TRANS及 /CML_TRANS的摆动范围在2. IV至1. 7V的范围内，所以电流始终在使用第二供电电压VDD2 的CML缓冲器140中所提供的NMOS晶体管丽3及MN4的漏极与源极之间流动，而无关于 CML信号CML_TRANS及/CML_TRANS的电平的变化。因此，CML输出信号CML_0UT及/CML_ OUT不摆动，而始终维持0. 8V的电平。因为根据第一供电电压VDDl的电平与第二供电电压VDD2的电平之间的关系可能 不会正常地执行供电电压电平偏移操作，所以实际上未使用具有图IB的配置的供电电压 电平偏移电路。因此，具有图IA的配置的电平偏移器嵌入于具有图IB的配置的电平偏移 器中，以便成功地执行供电电压电平偏移操作。亦即，为了使CML信号的电平偏移，将CML信号转换为CMOS信号、在CMOS区域中 进行电平偏移，且接着再次转换为CML信号。然而，若摆动区域被转换若干次，则抖动可能在转换操作期间出现于信号中，或可 改变占空率。因此，使用最终CML输出信号的半导体装置可能不会正常地操作。
发明内容
本发明的例示性实施例针对一种能够在不改变摆动区域的情况下使CML信号的 供电电压电平偏移的电路。根据本发明的一个实施例，半导体装置包括摆动电平偏移单元，其被配置成将第 一供电电压用作供电电压，接收绕第一电压电平摆动的CML时钟，且将该CML时钟的摆动参 考电压电平偏移至低于第一电压电平的第二电压电平；及CML时钟传输缓冲单元，其被配置成将第二供电电压用作供电电压，且缓冲自摆动电平偏移单元传输且绕第二电压电平摆 动的CML时钟。该半导体装置可进一步包括CML时钟产生缓冲单元，该CML时钟产生缓冲单元被 配置成将第一供电电压用作供电电压、缓冲源时钟以产生绕第一电压电平摆动的CML时 钟、且将该CML时钟提供至摆动电平偏移单元。根据本发明的另一实施例，半导体装置包括第一摆动电平偏移单元，其被配置成 将第一供电电压用作供电电压，接收绕第一电压电平摆动的CML时钟，以及将摆动参考电 压电平偏移至低于第一电压电平的第二电压电平且输出绕第二电压电平摆动的CML时钟； 及第二摆动电平偏移单元，其被配置成将第二供电电压用作供电电压，自第一摆动电平偏 移单元接收CML时钟，将摆动参考电压电平偏移至高于第二电压电平的第三电压电平，并 输出绕该第三电压电平摆动的CML时钟。该半导体装置可进一步包括CML时钟产生缓冲单元，该CML时钟产生缓冲单元被 配置成将第一供电电压用作供电电压、缓冲源时钟以产生绕低于第一供电电压电平达设定 电压电平的第一电压电平摆动的CML时钟且将所产生的CML时钟提供至第一摆动电平偏移 单元。
图IA为现有半导体装置中用于使CMOS信号的电压电平偏移的电路的电路图；图IB为现有半导体装置中用于使CML信号的电压电平偏移的电路的电路图；图2为根据本发明的实施例的半导体装置中用于使CML信号的供电电压电平偏移 的电路的方块图；图3A为图2中所说明的半导体装置中用于使CML信号的供电电压电平偏移的电 路的电路图；图3B为图2中所说明的半导体装置中用于使CML信号的供电电压电平偏移的电 路的另一电路图；图3C为解释图2、图3A及图3B中所说明的电路的操作的波形图；图4为根据本发明的实施例的半导体装置中用于使CML信号的供电电压电平偏移 的电路的方块图；及图5为解释图4中所说明的电路的操作的波形图。
具体实施例方式将参看附图在下文较详细地描述本发明的例示性实施例。然而，本发明可以不同 形式体现且不应解释为限于本文中所陈述的实施例。实情为，提供此等实施例以使得本发 明将为详尽且完整的，且将向本领域技术人员全面地传达本发明的范畴。贯穿本发明，贯穿 本发明的各图及实施例，相似参考数字指代相似部分。图2为根据本发明的实施例的半导体装置中用于使CML信号的供电电压电平偏移 的电路的方块图。参看图2，根据本发明的实施例的半导体装置中用于使CML信号的供电电压电平 偏移的电路包括CML时钟产生缓冲单元200、摆动电平偏移单元220及CML时钟传输缓冲单元240。CML时钟产生缓冲单元200将第一供电电压VDDl用作供电电压，且缓冲源时钟 CML_IN及/CML_IN以产生绕第一电压电平摆动的CML时钟CML_TRANS_P及/CML_TRANS_P。摆动电平偏移单元220将第一供电电压VDDl用作供电电压，自CML时钟产生缓冲 单元200接收CML时钟CML_TRANS_P及/CML_TRANS_P，以及将摆动参考电压电平偏移至低 于第一电压电平的第二电压电平并输出CML时钟CML_TRANS_L及/CML_TRANS_L。CML时钟 传输缓冲单元240将第二供电电压VDD2用作供电电压，缓冲绕第二电压电平摆动的CML时 钟CML_TRANS_L及/CML_TRANS_L (其自摆动电平偏移单元220传输)，且输出CML信号CML_ OUT 及 /CML_0UT。在此状况下，第一供电电压VDDl的电平可低于或高于第二供电电压VDD2的电平。 然而，第一供电电压VDDl的电压电平不等于第二供电电压VDD2的电压电平。当第一供电 电压VDDl的电压电平高于第二供电电压VDD2的电压电平时展现本发明的特征。此外，输入至CML时钟产生缓冲单元200的源时钟CML_IN及/CML_IN可为在CML 区域或CMOS区域中摆动的信号。亦即，CML时钟产生缓冲单元200执行产生绕第一电压电 平摆动的CML时钟CML_TRANS_P及/CML_TRANS_P的操作，而无关于源时钟CML_IN及/CML_ IN 的成分(component)。图3A为图2中所说明的半导体装置中用于使CML信号的供电电压电平偏移的电 路的电路图。参看图3A，CML时钟产生缓冲单元200A包括第一缓冲NMOS晶体管MN1、第一缓冲 电阻器R1、第二缓冲NMOS晶体管丽2、第二缓冲电阻器R2及缓冲流入电流源(buffering sinking current source) Ics_MN。第一缓冲NMOS晶体管Mm响应于施加至栅极的源时钟 CML_IN及/CML_IN中的第一时钟CML_IN而控制缓冲CML输出节点CML_0UT_ND1及/CML_ 0UT_ND1 (其连接至漏极)中的第二输出节点/CML_0UT_ND1与缓冲共同节点C0MN1 (其连 接至源极)之间的连接。第一电阻器Rl连接于第一供电电压(VDDl)端子与第二输出节点 /CML_0UT_ND1之间，且调整绕第一电压电平摆动且输出至第二输出节点/CML_0UT_ND1的 CML 时钟 CML_TRANS_P 及 /CML_TRANS_P 中的第二 CML 时钟 /CML_TRANS_P 的摆动范围。第二 缓冲NMOS晶体管丽2响应于施加至栅极的源时钟CML_IN及/CML_IN中的第二时钟/CML_ IN而控制缓冲CML输出节点CML_0UT_ND1及/CML_0UT_ND1 (其连接至漏极)中的第一输出 节点CML_0UT_ND1与缓冲共同节点C0MN1 (其连接至源极)之间的连接。第二电阻器R2连 接于第一供电电压(VDDl)端子与第一输出节点CML_0UT_ND1之间，且调整绕第一电压电平 摆动且输出至第一输出节点CML_0UT_ND1的CML时钟CML_TRANS_P及/CML_TRANS_P中的 第一 CML时钟CML_TRANS_P的摆动范围。缓冲流入电流源Ics_MN使缓冲流入电流自缓冲 共同节点C0MN1流至接地电压(VSS)端子。CML时钟传输缓冲单元240A包括缓冲流出电流源(bufferingsourcing current source) Ics_MP、第一缓冲PMOS晶体管MPl、第一电阻器R5、第二缓冲PMOS晶体管MP2及第 二电阻器R6。缓冲流出电流源Ics_MP使缓冲流出电流自第二供电电压(VDD2)端子流至缓 冲共同节点C0MN3。第一缓冲PMOS晶体管MPl响应于绕第二电压电平摆动且施加至栅极的 CML时钟CML_TRANS_L及/CML_TRANS_L中的第二时钟/CML_TRANS_L而控制缓冲共同节点 C0MN3 (其连接至第一缓冲PMOS晶体管MPl的源极)与缓冲CML输出节点CML_0UT_ND3及 /CML_0UT_ND3 (其连接至第一缓冲PMOS晶体管MPl的漏极)中的第一输出节点CML_0UT_ND3之间的连接。第一电阻器R5连接于第一输出节点CML_0UT_ND3与接地电压(VSS)端子 之间，且调整绕第二电压电平摆动且经由第一输出节点CML_0UT_ND3输出的CML时钟CML_ OUT及/CML_0UT中的第一时钟CML_0UT的摆动范围。第二缓冲PMOS晶体管MP2响应于绕 第二电压电平摆动且施加至栅极的CML时钟CML_TRANS_L及/CML_TRANS_L中的第一时钟 CML_TRANS_L而控制缓冲共同节点C0MN3 (其连接至第二缓冲PMOS晶体管MP2的源极)与 第二输出节点/CML_0UT_ND3(其连接至第二缓冲PMOS晶体管MP2的漏极)之间的连接。第 二电阻器R6连接于第二输出节点/CML_0UT_ND3与接地电压(VSS)端子之间，且调整绕第 二电压电平摆动且经由第二输出节点/CML_0UT_ND3输出的CML时钟CML_0UT及/CML_0UT 中的第二时钟/CML_0UT的摆动范围。在以差动方式提供输入/输出的信号的假定下说明图2及图3A的电平偏移电路。 虽然显然多数CML信号以差动方式输入/输出，但电路亦可以单一方式操作。因而，将提供 以下详细描述，该描述假定在以单一方式提供CML信号时的配置(图中未绘示)，且接着假 定在以差动方式提供CML信号时的配置。首先，下文将描述以单一方式提供摆动电平偏移单元220A的状况。电流源Ics_ TPl响应于绕第一电压电平摆动的CML时钟CML_TRANS_P而使电流自第一供电电压(VDDl) 端子流至接地电压(VSS)端子或CML时钟输出端子CML_0UT_ND2。具有设定电阻的电阻器 R3连接于CML时钟输出端子CML_0UT_ND2与接地电压(VSS)端子之间。以此方式，经由CML 时钟输出端子CML_0UT_ND2产生绕第二电压电平摆动的CML时钟CML_TRANS_L。更特定言之，摆动电平偏移单元220A包括电流路径改变控制单元222A及CML时 钟产生单元224A。电流路径改变控制单元222A响应于绕第一电平摆动的CML时钟CML_ TRANS_P而控制电流路径改变节点CML_TRANS_ND与接地电压(VSS)端子之间的连接。电 流路径改变节点CML_TRANS_ND位于第一供电电压(VDDl)端子与CML时钟输出端子CML_ 0UT_ND2之间。CML时钟产生单元224A根据电流路径改变控制单元222A的操作结果而经 由CML时钟输出端子CML_0UT_ND2产生绕第二电压电平摆动的CML时钟CML_TRANS_L。电流路径改变控制单元222A包括电流路径选择NMOS晶体管I^l及电流路径流入 电流源Ics_TN。电流路径选择NMOS晶体管Tm响应于绕第一电压电平摆动且施加至其栅 极的CML时钟CML_TRANS_P而控制电流路径改变节点CML_TRANS_ND (其连接至电流路径选 择NMOS晶体管Tm的漏极)与电流路径共同节点C0MN2(其连接至电流路径选择NMOS晶 体管Tm的源极)之间的连接。电流路径流入电流源Ics_TN使流入电流自电流路径共同 节点C0MN2流至接地电压(VSS)端子。CML时钟产生单元224A包括电流路径流出电流源Ics_TPl、级联PMOS晶体管TPl 及电阻器R3。电流路径流出电流源Ics_TPl使流出电流自第一供电电压(VDDl)端子流至电 流路径改变节点CML_TRANS_ND。级联PMOS晶体管TPl响应于具有设定电压电平且施加至 其栅极的级联电压VCAS而级联连接电流路径改变节点CML_TRANS_ND (其连接至级联PMOS 晶体管TPl的源极)与CML时钟输出端子CML_0UT_ND2 (其连接至级联PMOS晶体管TPl的 漏极)。电阻器R3连接于CML时钟输出端子CML_0UT_ND2与接地电压(VSS)端子之间，且调 整绕第二电压电平摆动且经由CML时钟输出端子CML_0UT_ND2输出的CML时钟CML_TRANS_ L的摆动范围。在此状况下，设计者必须设定流入电流源Ics_TN及流出电流源Ics_TPl的状态，使得经由流入电流源Ics_TN自电流路径共同节点C0MN2流至接地电压(VSS)端子的流入 电流变得等于经由电流路径流出电流源Ics_TPl自第一供电电压(VDDl)端子流至电流路 径改变节点CML_TRANS_ND的流出电流。接下来，下文将描述以差动方式提供摆动电平偏移单元220A的状况。电流源Ics_ TPl及Ics_TP2响应于绕第一电压电平摆动的CML时钟CML_TRANS_P及/CMS_TRANS_P而使 电流自第一供电电压(VDDl)端子流至接地电压(VSS)端子或CML时钟输出端子CML_0UT_ ND2及/CML_0UT_ND2。具有设定电阻值的电阻器R3及R4连接于CML时钟输出端子CML_ 0UT_ND2及/CML_0UT_ND2与接地电压(VSS)端子之间。以此方式，经由CML时钟输出端子 CML_0UT_ND2及/CML_0UT_ND2产生绕第二电压电平摆动的CML时钟CML_TRANS_L及/CMS_ TRANS_L0更特定言之，摆动电平偏移单元220A包括电流路径改变控制单元222A及CML时 钟产生单元224A。电流路径改变控制单元222A响应于绕第一电压电平摆动的CML时钟 CML_TRANS_P 及 /CML_TRANS_P 而控制电流路径改变节点 CML_TRANS_ND 及 /CML_TRANS_ND 与接地电压(VSS)端子之间的连接。电流路径改变节点CML_TRANS_ND及/CML_TRANS_ND 分别位于第一供电电压(VDDl)端子与CML时钟输出端子CML_0UT_ND2及/CML_0UT_ND2之 间。CML时钟产生单元224A根据电流路径改变控制单元222A的操作结果，经由CML时钟 输出端子CML_0UT_ND2及/CML_0UT_ND2产生绕第二电压电平摆动的CML时钟CML_TRANS_ L及 /CML_TRANS_L0 电流路径改变控制单元222A包括第一电流路径选择NMOS晶体管TN2、第二电流路 径选择NMOS晶体管Tm及电流路径流入电流源Ics_TN。第一电流路径选择NMOS晶体管 TN2响应于绕第一电压电平摆动且施加至其栅极的第一 CML时钟CML_TRANS_P而控制电流 路径改变节点CML_TRANS_ND及/CML_TRANS_ND中的第二节点/CML_TRANS_ND (其连接至第 一电流路径选择NMOS晶体管TN2的漏极)与电流路径共同节点C0MN2 (其连接至第一电流 路径选择NMOS晶体管TN2的源极)之间的连接。第二电流路径选择NMOS晶体管I^l响应 于绕第一电压电平摆动且施加至其栅极的第二 CML时钟/CML_TRANS_P而控制电流路径改 变节点CML_TRANS_ND及/CML_TRANS_ND中的第一节点CML_TRANS_ND (其连接至第二电流 路径选择NMOS晶体管Tm的漏极)与电流路径共同节点C0MN2 (其连接至第二电流路径选 择NMOS晶体管Tm的源极)之间的连接。电流路径流入电流源Ics_TN将设定电流自电流 路径共同节点C0MN2流入至接地电压(VSS)端子。 另外，CML时钟产生单元224A包括第一电流路径流出电流源Ics_TP2、第一级联 PMOS晶体管TP2、第一电阻器R4、第二电流路径流出电流源Ics_TPl、第二级联PMOS晶体管 TPl及第二电阻器R3。第一电流路径流出电流源Ics_TP2使第一流出电流自第一供电电压 (VDDl)端子流至第二节点/CML_TRANS_ND。第一级联PMOS晶体管TP2响应于具有设定电压 电平且施加至其栅极的级联电压VCAS，级联连接电流路径改变节点CML_TRANS_ND及/CML_ TRANS_ND中的第二节点/CML_TRANS_ND (其连接至第一级联PMOS晶体管TP2的源极)与 CML时钟输出端子CML_0UT_ND2及/CML_0UT_ND2中的第二输出端子/CML_0UT_ND2 (其连接 至第一级联PMOS晶体管TP2的漏极)。第一电阻器R4连接于第二输出端子/CML_0UT_ND2 与接地电压(VSS)端子之间，且调整绕第二电压电平摆动且经由第二输出端子/CML_0UT_ ND2输出的第二 CML时钟/CML_TRANS_L的摆动范围。第二电流路径流出电流源ICS_TP1使第二流出电流自第一供电电压(VDDl)端子流至第一节点CML_TRANS_ND。第二级联PMOS晶 体管TPl响应于具有设定电压电平且施加至其栅极的级联电压VCAS，级联连接电流路径改 变节点CML_TRANS_ND及/CML_TRANS_ND中的第一节点CML_TRANS_ND (其连接至第二级联 PMOS晶体管TPl的源极)与CML时钟输出端子CML_0UT_ND2及/CML_0UT_ND2中的第一输 出端子CML_0UT_ND2 (其连接至第二级联PMOS晶体管TPl的漏极)。第二电阻器R3连接于 第一输出端子CML_0UT_ND2与接地电压(VSS)端子之间，且调整绕第二电压电平摆动且经 由第一输出端子CML_0UT_ND2输出的第一 CML时钟CML_TRANS_L的摆动范围。在此状况下，设计者必须设定流入电流源Ics_TN以及第一流出电流源Ics_TP2和 第二流出电流源Ics_TPl的状态，使得经由流入电流源Ics_TN自电流路径共同节点C0MN2 流至接地电压(VSS)端子的流入电流变得等于经由第一电流路径流出电流源Ics_TP2及第 二电流路径流出电流源Ics_TPl自第一供电电压(VDDl)端子流至第一电流路径改变节点 CML_TRANS_ND及第二电流路径改变节点/CML_TRANS_ND的流出电流。下文将参看图3C描述根据本发明的实施例的半导体装置中用于使CML信号的供 电电压电平偏移的电路的操作。参看图3C，当第一供电电压VDDl的电压电平为2. IV时，自CML时钟产生缓冲单元 200A输出的CML信号CML_TRANS_P及/CML_TRANS_P具有在2. IV至1. 7V的摆动范围内的
0.4V的摆动宽度。在此状况下，当假定自CML时钟产生缓冲单元200A输出的第一 CML信号CML_ TRANS_P为2. IV且自CML时钟产生缓冲单元200A输出的第二 CML信号/CML_TRANS_P为
1.7V时，电流路径改变控制单元222A中所提供的第一电流路径选择NMOS晶体管TN2接通， 且第二电流路径选择NMOS晶体管Tm切断。因此，经由第一电流路径流出电流源Ics_TP2 自第一供电电压(VDDl)端子提供至第二电流路径改变节点/CML_TRANS_ND的流出电流经 由流入电流源Ics_TN及电流路径共同节点C0MN2流至接地电压(VSS)端子，且将经由第二 电流路径流出电流源IcsjPl自第一供电电压(VDDl)端子提供至第一电流路径改变节点 CML_TRANS_ND的流出电流提供至第一 CML时钟输出端子CML_0UT_ND2。因此，根据电压分 配定律(voltagedivision law)及第二电阻器R3的电阻，执行调整第一时钟CML_TRANS_ L的摆动宽度的操作。因此，自第一 CML时钟输出端子CML_0UT_ND2输出的第一时钟CML_ TRANS_L具有低于第一供电电压VDDl的特定电压电平。理想情况下，第一时钟CML_TRANS_ L的特定电压电平为0. 4V。对比而言，自第二 CML时钟输出端子/CML_0UT_ND2 (其不供应 电流)输出的第二时钟有与接地电压相同的电平。因而，理想情况下，第 二时钟/CML_TRANS_L的电压为0V。同样，当假定自CML时钟产生缓冲单元200A输出的第一 CML信号CML_TRANS_P为 1. 7V且自CML时钟产生缓冲单元200A输出的第二 CML信号/CML_TRANS_P为2. IV时，电流 路径改变控制单元222k中所提供的第一电流路径选择NMOS晶体管TN2切断，且第二电流 路径选择NMOS晶体管Tm接通。因此，经由第二电流路径流出电流源Ics_TPl自第一供电 电压(VDDl)端子提供至第一电流路径改变节点CML_TRANS_ND的流出电流经由流入电流源 Ics_TN及电流路径共同节点C0MN2而流至接地电压(VSS)端子，且将经由第一电流路径流 出电流源Ics_TP2自第一供电电压(VDDl)端子提供至第二电流路径改变节点/CML_TRANS_ ND的流出电流提供至第二 CML时钟输出端子/CML_0UT_ND2。因此，根据电压分配定律及第一电阻器R4的电阻，执行调整第二时钟/CML_TRANS_L的摆动宽度的操作。因此，自第二 CML 时钟输出端子/CML_0UT_ND2输出的第二时钟/CML_TRANS_L具有低于第一供电电压VDDl 的特定电压电平。理想情况下，第二时钟/CML_TRANS_L的特定电压电平为0.4V。对比而 言，自第一 CML时钟输出端子CML_0UT_ND2 (其不供应电流)输出的第一时钟CML_TRANS_L 具有与接地电压相同的电平。因而，理想情况下，第一时钟CML_TRANS_L&电压为0V。以此 方式，自CML时钟输出端子CML_0UT_ND2及/CML_0UT_ND2输出的时钟具有在0. 4V至OV的 摆动范围内的0. 4V的摆动宽度。若摆动范围归因于摆动电平偏移单元220A而偏向于接地电压(VSS)电平而非第 一供电电压(VDDl)电平，则无论第二供电电压(VDD2)电平是否高于第一供电电压(VDDl) 电平，皆可接通/切断CML时钟传输缓冲单元240A中提供的PMOS晶体管MPl及MP2。因 而，CML时钟传输缓冲单元240A正常地产生CML信号CML_0UT及/CML_0UT，从而成功地执 行供电电压电平偏移操作。图3B为图2中说明的半导体装置中用于使CML信号的供电电压电平偏移的电路 的另一电路图。参看图3B，除摆动电平偏移单元320B外，图3B的供电电压电平偏移电路与图3A 的供电电压电平偏移电路相同。因此，下文将仅描述摆动电平偏移单元320B。首先，将描述以单一方式提供摆动电平偏移单元320B的状况。摆动电平偏移单元 320B包括电压电平降落单元322B及CML时钟产生单元324B。电压电平降落单元322B使 绕第一电压电平摆动的CML时钟CML_TRANS_P及/CML_TRANS_P的电压电平降落设定电压 电平，且输出CML电压降落时钟CML_TRANS_M及/CML_TRANS_M。CML时钟产生单元324B通 过响应于CML电压降落时钟CML_TRANS_M及/CML_TRANS_M而执行用于将经由第一供电电 压(VDDl)端子所提供的电流供应至CML时钟输出端子CML_0UT_ND2及/CML_0UT_ND2的控 制操作，来经由CML时钟输出端子CML_0UT_ND2及/CML_0UT_ND2产生绕第二电压电平摆动 的CML时钟CML_TRANS_L及/CML_TRANS_L。具有设定电阻的电阻器R3及R4连接于CML时 钟输出端子CML_0UT_ND2及/CML_0UT_ND2与接地电压(VSS)端子之间。电压电平降落单元322B包括源极跟随NMOS晶体管I^l及TN2，以及电压降落流入 电流源Ics_Tm及Ics_TN2。源极跟随NMOS晶体管I^l及TN2通过响应于绕第一电压电 平摆动且施加至其栅极的CML时钟CML_TRANS_P及/CML_TRANS_P而源极跟随地连接第一 供电电压(VDDl)端子(其连接至源极跟随NMOS晶体管Tm及TN2的漏极)与电压降落时 钟输出端子CML_0UT_ND4及/CML_0UT_ND4(其连接至源极跟随NMOS晶体管I^l及TN2的 源极)，经由电压降落时钟输出端子CML_0UT_ND4及/CML_0UT_ND4输出CML电压降落时钟 CML_TRANS_M及/CML_TRANS_M。电压降落流入电流源Ics_ i及Ics_TN2使流入电流自电 压降落输出端子CML_0UT_ND4及/CML_0UT_ND4流至接地电压(VSS)端子。电压电平降落 单元322B可经由源极跟随操作而使绕第一电压电平摆动的CML时钟CML_TRANS_P及/CML_ TRANS_P的摆动参考电平降落，且可通过源极跟随NMOS晶体管I^l及TN2的大小变化来判 定降落的电压电平。CML时钟产生单元324B包括流出电流源Ics_TP、时钟产生PMOS晶体管TPl及TP2 以及电阻器R3及R4。流出电流源Ics_TP使流出电流自第一供电电压(VDDl)端子流至时 钟产生共同节点C0MN2。时钟产生PMOS晶体管TPl及TP2响应于施加至其栅极的CML电压降落时钟CML_TRANS_M及/CML_TRANS_M而控制时钟产生共同节点C0MN2 (其连接至时钟产 生PMOS晶体管TPl及TP2的源极)与CML时钟输出端子CML_0UT_ND2及/CML_0UT_ND2 (其 连接至时钟产生PMOS晶体管TPl及TP2的漏极)之间的连接。电阻器R3及R4连接于CML 时钟输出端子CML_0UT_ND2及/CML_0UT_ND2与接地电压(VSS)端子之间，且调整绕第二电 压电平摆动且经由CML时钟输出端子CML_0UT_ND2及/CML_0UT_ND2输出的CML时钟CML_ TRANS_L 及 /CML_TRANS_L 的摆动范围。在此状况下，必须设定电压降落流入电流源Ics_Tm及Ics_TN2以及缓冲流出电 流源Ics_TP的状态，使得经由电压降落流入电流源Ics_Tm及Ics_TN2自电压降落时钟输 出端子CML_0UT_ND4及/CML_0UT_ND4流至接地电压(VSS)端子的流入电流变得等于经由 缓冲流出电流源Ics_TP自第一供电电压(VDDl)端子流至时钟产生共同节点C0MN2的流出 电流。接下来，将描述以差动方式提供摆动电平偏移单元320B的状况。摆动电平偏移单 元320B包括电压电平降落单元322B及CML时钟产生单元324B。电压电平降落单元322B 使绕第一电压电平摆动的CML时钟CML_TRANS_P及/CML_TRANS_P的电压电平降落设定电 压电平,且输出CML电压降落时钟CML_TRANS_M及/CML_TRANS_M。CML时钟产生单元324B 通过响应于CML电压降落时钟CML_TRANS_M及/CML_TRANS_M而执行用于将经由第一供电 电压(VDDl)端子所提供的电流供应至CML时钟输出端子CML_0UT_ND2及/CML_0UT_ND2的 控制操作，来经由CML时钟输出端子CML_0UT_ND2及/CML_0UT_ND2产生绕第二电压电平摆 动的CML时钟CML_TRANS_L及/CML_TRANS_L。具有设定电阻的电阻器R3及R4连接于CML 时钟输出端子CML_0UT_ND2及/CML_0UT_ND2与接地电压(VSS)端子之间。电压电平降落单元322B包括第一源极跟随NMOS晶体管TN2、第二源极跟随NMOS 晶体管TN1、第一电压降落流入电流源Ics_TN2及第二电压降落流入电流源Ics_ i。第 一源极跟随NMOS晶体管TN2通过响应于绕第一电压电平摆动且施加至其栅极的第一 CML 时钟CML_TRANS_P而源极跟随地连接第一供电电压(VDDl)端子(其连接至第一源极跟随 匪OS晶体管TN2的漏极)与电压降落时钟输出端子CML_0UT_ND4及/CML_0UT_ND4中的第 二输出端子/CMS_0UT_ND4 (其连接至第一源极跟随NMOS晶体管TN2的源极)，来经由第二 输出端子/CML_0UT_ND4输出第二时钟/CML_TRANS_M。第二源极跟随NMOS晶体管I^l通 过响应于绕第一电压电平摆动且施加至其栅极的第二 CML时钟/CML_TRANS_P而源极跟随 地连接第一供电电压(VDDl)端子(其连接至第二源极跟随NMOS晶体管Tm的漏极)与电 压降落时钟输出端子CML_0UT_ND4及/CML_0UT_ND4中的第一输出端子CMS_0UT_ND4 (其连 接至第二源极跟随NMOS晶体管Tm的源极)，来经由第一输出端子CML_0UT_ND4输出第一 时钟CML_TRANS_M。第一电压降落流入电流源Ics_TN2使第一流入电流自第二输出端子/ CML_0UT_ND4流至接地电压(VSS)端子。第二电压降落流入电流源ICS_Tm使第二流入电 流自第一输出端子CML_0UT_ND4流至接地电压(VSS)端子。电压电平降落单元322B可经 由源极跟随操作而使绕第一电压电平摆动的CML时钟CML_TRANS_P及/CML_TRANS_P的摆 动参考电平降落，且可通过源极跟随NMOS晶体管Tm及TN2的大小变化来判定降落的电压 电平。CML时钟产生单元324B包括流出电流源Ics_TP、第一时钟产生PMOS晶体管TP2、 第二时钟产生PMOS晶体管TP1、第一电阻器R4及第二电阻器R3。流出电流源Ics_TP使流出电流自第一供电电压(VDDl)端子流至时钟产生共同节点C0MN2。第一时钟产生PMOS晶体 管TP2响应于施加至其栅极的第二时钟/CML_TRANS_M而控制时钟产生共同节点C0MN2 (其 连接至第一时钟产生PMOS晶体管TP2的源极)与第一输出端子CML_0UT_ND2 (其连接至第 一时钟产生PMOS晶体管TP2的漏极)之间的连接。第二时钟产生PMOS晶体管TPl响应于 施加至其栅极的第一时钟CML_TRANS_M而控制时钟产生共同节点C0MN2 (其连接至第二时 钟产生PMOS晶体管TPl的源极)与第二输出端子/CML_0UT_ND2 (其连接至第二时钟产生 PMOS晶体管TPl的漏极)之间的连接。第一电阻器R4连接于第一输出端子CML_0UT_ND2 与接地电压(VSS)端子之间，且调整绕第二电压电平摆动且经由第一输出端子CML_0UT_ ND2输出的第一时钟CML_TRANS_L的摆动范围。第二电阻器R3连接于第二输出端子/CML_ 0UT_ND2与接地电压(VSS)端子之间，且调整绕第二电压电平摆动且经由第二输出端子/ CML_0UT_ND2输出的第二时钟/CML_TRANS_L的摆动范围。在此状况下，必须设定第一电压降落流入电流源Ics_TN2和第二电压降落流入电 流源Icsjm以及缓冲流出电流源ics_TP的状态，使得经由电压降落流入电流源Icsjm 及Ics_TN2自第一电压降落时钟输出端子CML_0UT_ND4及第二电压降落时钟输出端子/ CML_0UT_ND4流至接地电压(VSS)端子的第一及第二流入电流变得等于经由缓冲流出电流 源Ics_TP自第一供电电压(VDDl)端子流至时钟产生共同节点C0MN2的流出电流。图3B的供电电压电平偏移电路的配置及操作类似于图3A的供电电压电平偏移电 路的配置及操作。然而，图3A的供电电压电平偏移电路通过使用适当地调整电流方向的折 叠式级联放大器而使CML信号的参考电压电平偏移，而图3B的供电电压电平偏移电路通过 使用强迫性地使输入信号的电压电平降落的源极跟随器方案而使CML信号的参考电压电 平偏移。预期通过图3A及图3B的供电电压电平偏移电路的操作而输出的CML信号CML_ OUT及/CML_0UT具有设定成摆动范围偏向于接地电压(VSS)电平的状态的摆动宽度。大体而言，CML信号指具有设定成其摆动范围偏向于供电电压(VDD)电平的状态 的摆动宽度的信号。亦即，当典型半导体装置使用CML信号时，其并非使用具有设定成其摆 动范围偏向于接地电压(VSS)电平的状态的摆动宽度的信号，而使用具有设定成其摆动范 围偏向于供电电压(VDD)电平的状态的摆动宽度的信号。因此，图3A及图3B中说明的半导体装置中用于使CML信号的供电电压电平偏移 的电路需要将CML信号CML_0UT及/CML_0UT的摆动范围自接地电压(VSS)电平偏移至供 电电压(VDD)电平的过程。然而，图2中基本上说明了用于将CML信号CML_0UT及/CML_0UT自供电电压(VDD) 电平偏移至接地电压(VSS)电平的电路。亦即，上文描述的操作可通过颠倒图3A中所说明 的摆动电平偏移单元220A的配置中的NMOS晶体管Tm及TN2和PMOS晶体管TPl及TP2 来执行。图4为根据本发明的实施例的半导体装置中用于使CML信号的供电电压电平偏移 的电路的方块图。更特定言之，用于使CML信号的供电电压偏移的电路包括CML时钟产生 缓冲单元400、第一摆动电平偏移单元420及第二摆动电平偏移单元460。CML时钟产生缓 冲单元400将第一供电电压用作供电电压，且缓冲源时钟CML_IN及/CML_IN以产生绕第一 电压电平摆动的CML时钟CML_TRANS_P1及/CML_TRANS_P1。第一摆动电平偏移单元420将第一供电电压VDDl用作供电电压，自CML时钟产生缓冲单元400接收CML时钟CML_TRANS_ Pl及/CML_TRANS_P1，以及将摆动参考电平偏移至低于第一电压电平的第二电压电平且输 出CML时钟CML_TRANS_L1及/CML_TRANS_L1。虽然图4中未展示，但第二摆动电平偏移单 元460可将第二供电电压VDD2用作供电电压，自第一摆动电平偏移单元420接收CML时钟 CML_TRANS_L1及/CML_TRANS_L1，以及将摆动参考电平偏移至高于第二电压电平的第三电 压电平且输出 CML 时钟 CML_TRANS_L2 及 /CML_TRANS_L2。然而，如图4中所示，可进一步在第一摆动电平偏移单元420与第二摆动电平偏移 单元460之间提供第一 CML时钟传输缓冲单元440，第一 CML时钟传输缓冲单元440具有 与图3A的CML时钟传输缓冲单元240类似的配置。特定言之，第一 CML时钟传输缓冲单元 440将第二供电电压VDD2用作供电电压，且缓冲自第一摆动电平偏移单元420传输的CML 时钟CML_TRANS_L1及/CML_TRANS_L1以产生至第二摆动电平偏移单元460的CML时钟CML_ TRANS_P2 及 /CML_TRANS_P20可进一步在第二摆动电平偏移单元460的输出级处提供具有与图3A的CML时钟 产生缓冲单元200A类似的配置的第二 CML时钟传输缓冲单元480。特定言之，第二 CML时 钟传输缓冲单元480将第二供电电压VDD2用作供电电压，且缓冲自第二摆动电平偏移单元 460传输且绕第三电压电平摆动的CML时钟CML_TRANS_L2及/CML_TRANS_L2，以产生至执 行设定操作的内部电路(图中未绘示)的CML时钟CML_0UT及/CML_0UT。在图4的配置中，第一电压电平与第三电压电平可彼此相等，或第一电压电平可 高于第三电压电平。此外，第一电压电平可低于第三电压电平。亦即，由于第一电压电平与 第三电压电平并不依赖于彼此，所以第一供电电压VDDl可高于或低于第二供电电压VDD2。下文将参看图5描述图4中所说明的电路的操作。首先，当第一供电电压(VDDl)电平为2. IV时，自CML时钟产生缓冲单元400输出 的CML信号CML_TRANS_P1及/CML_TRANS_P1具有在2. IV至1. 7V的摆动范围内的0. 4V的
摆动宽度。若通过将具有0. 4V的摆动宽度及2. IV至1. 7V的摆动范围的CML信号CML_TRANS_ Pl及/CML_TRANS_P1提供至第一摆动电平偏移单元420 (其类似于CML时钟产生缓冲单元 400而将第一供电电压VDDl用作供电电压，且执行与图3A的摆动电平偏移单元220A相同 的操作)而执行偏移摆动参考电平的操作，则第一摆动电平偏移单元420输出具有0. 4V的 摆动宽度及0. 4V至OV的摆动范围的CML信号CML_TRANS_P2及/CML_TRANS_P2。 若通过将具有0. 4V的摆动宽度及0. 4V至OV的摆动范围的CML信号CML_TRANS_ P2及/CML_TRANS_P2提供至第二摆动电平偏移单元460 (其使用与第一摆动电平偏移单元 420不同的供电电压(在此状况下，第二供电电压VDD2)，且执行与图3A的摆动电平偏移单 元220A相反的操作)而执行偏移摆动参考电平的操作，则第二摆动电平偏移单元460输出 具有0. 4V的摆动宽度及1. 2V至0. 8V的摆动范围的CML信号CML_0UT及/CML_0UT。
如上文所描述，若执行彼此相反操作的第一摆动电平偏移单元420及第二摆动电 平偏移单元460使用供电电压电平，则可在不改变CML信号CML_IN及/CML_IN的摆动区域 的情况下，在CML信号于CML区域中摆动的同时，稳定地执行供电电压电平偏移操作。此外， CML输入信号CML_IN及/CML_IN和CML输出信号CML_0UT及/CML_0UT可在其偏向于供电 电压VDDl或VDD2的此状态下摆动。
如上文所描述，可在不改变摆动区域的情况下，通过在偏移CML信号的供电电压 电平的操作的过程中添加适当地偏移CML信号的摆动电平的操作，来偏移CML信号的供电 电压电平。因此，可最小化在使CML信号的供电电压电平偏移的操作期间的抖动，且可最小 化占空率的改变。虽然已关于特定实施例描述了本发明，但本领域技术人员将易明白，可在不脱离 如所附权利要求所界定的本发明的精神及范畴的情况下进行各种改变及修改。
权利要求
1.一种半导体装置，包括摆动电平偏移单元，其被配置成将第一供电电压用作供电电压，接收绕第一电压电平 摆动的电流模式逻辑CML时钟，且将该CML时钟的摆动参考电压电平偏移至低于第一电压 电平的第二电压电平；及CML时钟传输缓冲单元，其被配置成将第二供电电压用作供电电压且缓冲自所述摆动 电平偏移单元传输且绕第二电压电平摆动的CML时钟。
2.如权利要求1的半导体装置，进一步包括CML时钟产生缓冲单元，该CML时钟产生缓 冲单元被配置成将该第一供电电压用作供电电压、缓冲源时钟以产生绕第一电压电平摆动 的CML时钟并将该CML时钟提供至所述摆动电平偏移单元。
3.如权利要求2的半导体装置，其中所述摆动电平偏移单元被配置成响应于绕第一电 压电平摆动的CML信号而使经由第一供电电压端子提供的电流流过CML时钟输出端子或接 地电压端子，产生经由所述CML时钟输出端子输出的绕第二电压电平摆动的CML时钟，所述 CML时钟输出端子耦接至连接于所述CML时钟输出端子与所述接地电压端子之间的、具有 设定电阻的电阻器。
4.如权利要求3的半导体装置，其中所述摆动电平偏移单元包括电流路径改变控制单元，其被配置成响应于绕第一电压电平摆动的CML时钟而控制电 流路径改变节点与所述接地电压端子之间的连接，所述电流路径改变节点位于第一供电电 压端子与所述CML时钟输出端子之间；及CML时钟产生单元，其被配置成根据所述电流路径改变控制单元的操作结果而产生绕 第二电压电平摆动的CML时钟，该CML时钟经由所述CML时钟输出端子输出。
5.如权利要求4的半导体装置，其中所述电流路径改变控制单元包括电流路径选择MOS晶体管，其被配置成响应于绕第一电压电平摆动的CML时钟而控制 所述电流路径改变节点与电流路径共同节点之间的连接；及电流路径流入电流源，其被配置成使流入电流自所述电流路径共同节点流至所述接地 电压端子。
6.如权利要求5的半导体装置，其中所述CML时钟产生单元包括电流路径流出电流源，其被配置成使流出电流自第一供电电压端子流至所述电流路径 改变节点；MOS晶体管，其被配置成响应于具有设定电压电平的级联电压而连接所述电流路径改 变节点与所述CML时钟输出端子；及电阻器，其连接于所述CML时钟输出端子与所述接地电压端子之间，以及被配置成调 整经由所述CML时钟输出端子输出且绕第二电压电平摆动的CML时钟的摆动范围。
7.如权利要求6的半导体装置，其中所述流入电流与所述流出电流在量值上彼此相等。
8.如权利要求2的半导体装置，其中所述摆动电平偏移单元包括电压电平降落单元，其被配置成使绕第一电压电平摆动的CML时钟的电压电平降落设 定电压电平，且输出CML电压降落时钟；及CML时钟产生单元，其被配置成通过响应于所述CML电压降落时钟而调整经由第一供 电电压端子提供至所述CML时钟输出端子的电流，来产生绕第二电压电平摆动的CML时钟，该CML时钟经由所述CML时钟输出端子而输出。
9.如权利要求8的半导体装置，其中所述电压电平降落单元包括源极跟随MOS晶体管，其被配置成通过响应于绕第一电压电平摆动的CML时钟而源极 跟随地连接第一供电电压端子与电压降落时钟输出端子，来经由所述电压降落时钟输出端 子输出所述CML电压降落时钟；及电压降落流入电流源，其被配置成使流入电流自所述电压降落输出端子流至所述接地 电压端子。
10.如权利要求9的半导体装置，其中所述CML时钟产生单元包括时钟产生流出电流源，其被配置成使流出电流自第一供电电压端子流至时钟产生共同 节占. 时钟产生MOS晶体管，其被配置成响应于所述CML电压降落时钟而控制所述时钟产生 共同节点与所述CML时钟输出端子之间的连接；及电阻器，其连接于所述CML时钟输出端子与所述接地电压端子之间，以及被配置成调 整绕第二电压电平摆动且经由所述CML时钟输出端子输出的CML时钟的摆动范围。
11.如权利要求10的半导体装置，其中所述流入电流与所述流出电流在量值上彼此相寸。
12.如权利要求2的半导体装置，其中所述CML时钟产生缓冲单元包括第一缓冲MOS晶体管，其被配置成响应于第一源时钟而控制第二缓冲CML输出节点与 缓冲共同节点之间的连接；第一缓冲电阻器，其连接于第一供电电压端子与第二缓冲CML输出节点之间，以及被 配置成调整绕第一电压电平摆动且经由第二缓冲CML输出节点而输出的第二 CML时钟的摆 动范围；第二缓冲MOS电阻器，其被配置成响应于第二源时钟而控制第二缓冲CML输出节点与 所述缓冲共同节点之间的连接；第二缓冲电阻器，其连接于第一供电电压端子与第一 CML输出节点之间，以及被配置 成调整绕第一电压电平摆动且经由第一输出节点输出的第一 CML时钟的摆动范围；及缓冲流入电流源，其被配置成使缓冲流入电流自所述缓冲共同节点流至所述接地电压 端子。
13.如权利要求2的半导体装置，其中所述CML时钟传输缓冲单元包括缓冲流出电流源，其被配置成使缓冲流出电流自第二供电电压端子流至缓冲共同节占.第一缓冲MOS晶体管，其被配置成响应于绕第二电压电平摆动的第二 CML时钟而控制 该缓冲共同节点与第一缓冲CML输出节点之间的连接；第一电阻器，其连接于第一缓冲CML输出节点与所述接地电压端子之间，以及被配置 成调整绕第二电压电平摆动且经由第一缓冲CML输出节点而输出的第一 CML时钟的摆动范 围；第二缓冲MOS晶体管，其被配置成响应于绕第二电压电平摆动的第一 CML时钟而控制 该缓冲共同节点与第二缓冲CML输出节点之间的连接；及第二电阻器，其连接于第二缓冲CML输出节点与所述接地电压端子之间，以及被配置成调整绕第二电压电平摆动且经由第二缓冲CML输出节点而输出的第二 CML时钟的摆动范围。
14.一种半导体装置，其包括第一摆动电平偏移单元，其被配置成将第一供电电压用作供电电压，接收绕第一电压 电平摆动的CML时钟，以及将摆动参考电压电平偏移至低于第一电压电平的第二电压电平 且输出绕第二电压电平摆动的CML时钟；及第二摆动电平偏移单元，其被配置成将第二供电电压用作供电电压，自第一摆动电平 偏移单元接收CML时钟，以及将摆动参考电压电平偏移至高于第二电压电平的第三电压电 平且输出绕第三电压电平摆动的CML时钟。
15.如权利要求14的半导体装置，其进一步包括第一CML时钟产生缓冲单元，该第一 CML时钟产生缓冲单元被配置成将第一供电电压用作供电电压、缓冲源时钟以产生绕低于 第一供电电压电平达设定电压电平的第一电压电平摆动的CML时钟并将所产生的CML时钟 提供至第一摆动电平偏移单元。
16.如权利要求15的半导体装置，其进一步包括第一CML时钟传输缓冲单元，该第一 CML时钟传输缓冲单元被配置成将第二供电电压用作供电电压、缓冲自第一摆动电平偏移 单元传输的绕第二电压电平摆动的CML时钟以及在缓冲该CML时钟之后将该CML时钟传输 至第二摆动电平偏移单元。
17.如权利要求16的半导体装置，其进一步包括第二CML时钟传输缓冲单元，该第二 CML时钟传输缓冲单元被配置成将第二供电电压用作供电电压、缓冲自第二摆动电平偏移 单元传输的绕第三电压电平摆动的CML时钟以及在缓冲该CML时钟之后将该CML时钟传输 至执行预设操作的内部电路。
全文摘要
一种半导体装置，包括摆动电平偏移单元，其被配置成将第一供电电压用作供电电压，接收绕第一电压电平摆动的电流模式逻辑(CML)时钟，且将该CML时钟的摆动参考电压电平偏移至低于第一电压电平的第二电压电平；及CML时钟传输缓冲单元，其被配置成将第二供电电压用作供电电压，并缓冲自该摆动电平偏移单元传输且绕第二电压电平摆动的CML时钟。
文档编号H03K19/0175GK102075174SQ201010180408
公开日2011年5月25日 申请日期2010年5月14日 优先权日2009年11月24日
发明者宋泽相, 权大汉, 李骏宇 申请人:海力士半导体有限公司