专利名称：缓冲电路、具有该电路的半导体设备及其方法
技术领域：
下面的描述涉及半导体设计技术，更具体地涉及半导体设备的微型低压差分信号 (mLVDS)。
背景技术：
显示驱动器IC(DDI)用于在诸如笔记本型监视器或电视机的装置中驱动液晶显示器(IXD)并且多点低压差分信号(mLVDS)接收器用作DDI的接口。图1是说明常规mLVDS接收器的操作的框图。参照图1，常规mLVDS接收器包括输入缓冲单元100，用于通过接收和缓冲 mLVDS (DATA_PLUS、DATA_MINUS)确定逻辑电平，放大和输出(DATA_AMP)电压电平；第一串/ 并转换单元120，用于接收输入缓冲单元100的输出信号(DATA_AMP)，参照时钟信号(CLK_ 0UT、CLK_0UTB)对接收的输出信号执行到偶数数据(EVEN_DATA)和奇数数据(0DD_DATA)的串/并转换，并输出转换的信号；和第二串/并转换单元140，用于接收从第一串/并转换单元120输出的偶数数据(EVEN_DATA)和奇数数据(0DD_DATA)，参照时钟信号(CLK_0UT、 DIVIDEDCLK_OUT)对接收的偶数数据(EVEN_DATA)和奇数数据(0DD_DATA)执行到多个并行数据(DATA_0UT<0>、DATA_0UT<1>、DATA_0UT<2>、DATA_0UT<3>、DATA_0UT<4>、DATA_0UT<5>) 的串/并转换，并输出转换的信号。如上所述，通过向第一串/并转换单元120发送由输入缓冲单元100放大的信号(DATA_AMP)，常规mLVDS接收器通过第一串/并转换将信号(DATA_AMP)转换为偶数数据(EVEN_DATA)和奇数数据(0DD_DATA)，并通过向第二串/并转换单元140发送偶数数据 (EVEN_DATA)和奇数数据(0DD_DATA)，通过第二串/并转换将偶数数据(EVEN_DATA)和奇数数据(0DD_DATA)转换为多个并行数据(DATA_0UT<0>、DATA_0UT<1>、DATA_0UT<2>、DATA_ 0UT<3>、DATA_0UT<4>、DATA_0UT<5>)。为了通过上面两个串/并转换操作而生成多个并行数据(DATA_0UT<0>、DATA_ 0UT< 1 >、DATA_0UT<2>、DATA_0UT<3>、DATA_0UT<4>、DATA_0UT<5>)，需要两个部件、即第一串 /并转换单元120和第二串/并转换单元140。常规mLVDS接收器的操作是非常效率低的，并产生各种问题，诸如增加功耗、增加布局空间并使信号路径复杂。
发明内容
在一个总的方面中，提供了一种半导体设备的缓冲电路，该缓冲电路包括偶数数据缓冲单元，被配置为从输入数据取样偶数数据，在激活正时钟的段中放大并输出偶数数据，并在不激活正时钟的段中锁存偶数数据；和奇数数据缓冲单元，被配置为从输入数据取样奇数数据，在激活负时钟的段中放大并输出奇数数据，并在不激活负时钟的段中锁存奇数数据。缓冲电路还可以包括轨对轨信号输入单元，轨对轨信号输入单元被配置为在不降低电压电平摆动范围的情况下接收输入数据。在缓冲电路中，偶数数据缓冲单元可以包括偶数数据取样单元，被配置为响应于正时钟而控制输入数据从轨对轨信号输入单元到偶数数据输入端的提供；偶数数据放大单元，被配置为通过在激活正时钟的段中放大提供给偶数数据输入端的数据而生成偶数放大数据，并在不激活正时钟的段中锁存偶数放大数据；和偶数数据输出单元，被配置为确定与偶数放大数据的电压电平对应的偶数的逻辑电平。在缓冲电路中，奇数数据缓冲单元可以包括奇数数据取样单元，被配置为响应于负时钟而控制输入数据从轨对轨信号输入单元到奇数数据输入端的提供；奇数数据放大单元，被配置为通过在激活负时钟的段中放大提供给奇数数据输入端的数据而生成奇数放大数据，并在不激活负时钟的段中锁存奇数放大数据；和奇数数据输出单元，被配置为确定与奇数放大数据的电压电平对应的奇数的逻辑电平。在缓冲电路中，偶数数据取样单元还可以配置为响应于正时钟的从非激活状态到激活状态的变化以及负时钟的从激活状态到非激活状态的变化，而将从轨对轨信号输入单元输入的输入数据提供给偶数数据输入端；响应于正时钟的从激活状态到非激活状态的变化以及负时钟的从非激活状态到激活状态的变化，而不向偶数数据输入端提供从轨对轨信号输入单元输入的输入数据。在缓冲电路中，奇数数据取样单元还可以配置为响应于负时钟的从非激活状态到激活状态的变化以及正时钟的从激活状态到非激活状态的变化，而向奇数数据输入端提供从轨对轨信号输入单元输入的输入数据；响应于负时钟的从激活状态到非激活状态的变化以及正时钟的从非激活状态到激活状态的变化，而不向奇数数据输入端提供从轨对轨信号输入单元输入的输入数据。在缓冲电路中，偶数数据放大单元还可以被配置为在激活正时钟并且不激活负时钟的段中，通过与偶数放大数据输出端的消耗电流路径短路同时地放大偶数数据输入的数据而生成偶数放大数据，并在不激活正时钟并且激活负时钟的段中与偶数放大数据输出端的消耗电流路径断开同时地锁存偶数放大数据。在缓冲电路中，奇数数据放大单元还可以被配置为在激活负时钟并且不激活正时钟的段中，通过与奇数放大数据输出端的消耗电流路径短路同时地放大奇数数据输入的数据而生成奇数放大数据，并在不激活负时钟并且激活正时钟的段中与奇数放大数据输出端的消耗电流路径断开同时地锁存奇数放大数据。在缓冲电路中，偶数数据缓冲单元还可以被配置为响应于与正时钟的上升沿和负时钟的下降沿对应的偶数数据而执行偶数数据的取样，在激活正时钟并且不激活负时钟的段中放大取样的偶数数据，并且在不激活正时钟并且激活负时钟的段中锁存取样的偶数数据。在缓冲电路中，奇数数据缓冲单元还可以被配置为响应于与正时钟的下降沿和负时钟的上升沿对应的奇数数据而执行奇数数据的取样，在不激活正时钟并且激活负时钟的段中放大取样的奇数数据，并且在激活正时钟并且不激活负时钟的段中锁存取样的奇数数据。在另一总的方面中，提供了一种半导体设备，该半导体设备包括数据缓冲单元， 被配置为接收包括(NXM)个比特的输入数据，并将输入数据缓冲为与正时钟对应的串行形式的偶数数据以及与负时钟对应的串行形式的奇数数据，偶数数据包括KN/2)XM}比特，奇数数据包括KN/2) XM}比特；和串/并转换单元，被配置为接收偶数数据和奇数数据，并逐N比特地转换为并行形式，从而生成并行形式的N个输出数据，偶数数据和奇数数据各分别包括串行形式的M比特。在半导体设备中，N可以表示大于0的整数中的偶数，并且M可以表示大于0的整数。在半导体设备中，数据缓冲单元可以包括偶数数据缓冲单元，被配置为在激活正时钟的每个段通过对串行形式的输入数据中的偶数比特顺序地执行取样和放大而输出偶数数据，并在不激活正时钟的每个段锁存在前面激活段中取样的偶数数据；和奇数数据缓冲单元，被配置为在激活负时钟的每个段通过对串行形式的输入数据中的奇数比特顺序地执行取样和放大而输出奇数数据，并在不激活负时钟的每个段锁存在前面激活段中取样的奇数数据。在半导体设备中，数据缓冲单元还可以包括轨对轨信号输入单元，被配置为在不减少电压电平摆动范围的情况下接收串行形式的输入数据。在半导体设备中，偶数数据缓冲单元可以包括偶数数据取样单元，被配置为响应于正时钟而控制从轨对轨信号输入单元施加的串行形式的输入数据中的偶数比特的数据到偶数数据输入端的提供；偶数数据放大单元，被配置为通过在激活正时钟的段中放大偶数数据输入端的数据而生成偶数放大数据，并在不激活正时钟的段中锁存偶数放大数据； 和偶数数据输出单元，被配置为确定与偶数放大数据的电压电平对应的偶数的逻辑电平。在半导体设备中，奇数数据缓冲单元可以包括奇数数据取样单元，被配置为响应于负时钟而控制从轨对轨信号输入单元施加的串行形式的输入数据中的奇数比特的数据到奇数数据输入端的提供；奇数数据放大单元，被配置为通过在激活负时钟的段中放大奇数数据输入端的数据而生成奇数放大数据，并在不激活负时钟的段中锁存奇数放大数据； 和奇数数据输出单元，被配置为确定与奇数放大数据的电压电平对应的奇数的逻辑电平。在半导体设备中，偶数数据取样单元还可以被配置为响应于偶数数据与正时钟的上升沿和负时钟的下降沿对应，而执行偶数数据的取样，在激活正时钟并且不激活负时钟的段中放大取样的偶数数据，并且在不激活正时钟并且激活负时钟的段中锁存取样的偶数数据。在半导体设备中，奇数数据取样单元还可以配置为响应于奇数数据与正时钟的下降沿和负时钟的上升沿对应，而执行奇数数据的取样，在不激活正时钟并且激活负时钟的段中放大取样的奇数数据，并且在激活正时钟并且不激活负时钟的段中锁存取样的奇数数据。在另一总的方面中，提供了一种用于半导体设备的缓冲电路的方法，该方法包括 通过偶数数据缓冲单元对来自输入数据的偶数数据取样；在激活正时钟的段中放大并输出偶数数据；在不激活正时钟的段中锁存偶数数据；通过奇数数据缓冲单元对来自输入数据的奇数数据取样；在激活负时钟的段中放大并输出奇数数据；和在不激活负时钟的段中锁存奇数数据。该方法还可以包括通过轨对轨信号输入单元在不减少电压电平摆动范围的情况下接收输入数据。
该方法还可以包括通过偶数数据取样单元响应于正时钟而控制输入数据从轨对轨信号输入单元到偶数数据输入端的提供；通过偶数数据放大单元通过在激活正时钟的段中放大提供给偶数数据输入端的数据而生成偶数放大数据；并在不激活正时钟的段中锁存偶数放大数据；和通过偶数数据输出单元确定与偶数放大数据的电压电平对应的偶数的逻辑电平。该方法还可以包括通过奇数数据取样单元响应于负时钟而控制输入数据从轨对轨信号输入单元到奇数数据输入端的提供；通过奇数数据放大单元通过在激活负时钟的段中放大提供给奇数数据输入端的数据而生成奇数放大数据；并在不激活负时钟的段中锁存奇数放大数据；和通过奇数数据输出单元确定与奇数放大数据的电压电平对应的奇数的逻辑电平。该方法还可以包括响应于正时钟的从非激活状态到激活状态的变化以及负时钟的从激活状态到非激活状态的变化，而将从轨对轨信号输入单元输入的输入数据提供给偶数数据输入端；响应于正时钟的从激活状态到非激活状态的变化以及负时钟的从非激活状态到激活状态的变化，而不将从轨对轨数据输入单元输入的输入数据提供给偶数数据输入端。该方法还可以包括响应于负时钟的从非激活状态到激活状态的变化以及正时钟的从激活状态到非激活状态的变化，而将从轨对轨信号输入单元输入的输入数据提供给奇数数据输入端；响应于负时钟的从激活状态到非激活状态的变化以及正时钟的从非激活状态到激活状态的变化，而不将从轨对轨数据输入单元输入的输入数据提供给奇数数据输入端。该方法还可以包括在激活正时钟并且不激活负时钟的段中与偶数放大数据输出端的消耗电流路径短路同时地通过放大偶数数据输入的数据而生成偶数放大数据，并在不激活正时钟并且激活负时钟的段中与偶数放大数据输出端的消耗电流路径断开同时地锁存偶数放大数据。该方法还可以包括在激活负时钟并且不激活正时钟的段中与奇数放大数据输出端的消耗电流路径短路同时地通过放大奇数数据输入的数据而生成奇数放大数据，并在不激活负时钟并且激活正时钟的段中与奇数放大数据输出端的消耗电流路径断开同时地锁存奇数放大数据。该方法还可以包括响应于与正时钟的上升沿和负时钟的下降沿对应的偶数数据而执行偶数数据的取样，在激活正时钟并且不激活负时钟的段中放大取样的偶数数据，并且在不激活正时钟并且激活负时钟的段中锁存取样的偶数数据。该方法还可以包括响应于奇数数据与正时钟的下降沿和负时钟的上升沿对应而执行奇数数据的取样，在不激活正时钟并且激活负时钟的段中放大取样的奇数数据，并且在激活正时钟并且不激活负时钟的段中锁存取样的奇数数据。在另一总的方面中，提供了一种用于半导体设备的方法，该方法包括通过数据缓冲单元接收包括(NXM)个比特的输入数据；通过数据缓冲单元将输入数据缓冲为与正时钟对应的串行形式的偶数数据以及与负时钟对应的串行形式的奇数数据，偶数数据包括 {(Ν/2) XM}比特，奇数数据包括{(Ν/2) XM}比特；并通过串/并转换单元接收偶数数据和奇数数据被并逐N比特地转换为并行形式而生成并行形式的N个输出数据，偶数数据和奇数数据各分别包括串行形式的M比特。在该方法中，N可以表示大于0的整数中的偶数，并且M可以表示大于0的整数。该方法还可以包括通过偶数数据缓冲单元在激活正时钟的每个段通过对串行形式的输入数据中的偶数比特顺序地执行取样和放大而输出偶数数据；在不激活正时钟的每个段将在前面激活段中取样的偶数数据锁存；通过奇数数据缓冲单元在激活负时钟的每个段通过对来自串行形式的输入数据中的奇数比特顺序地执行取样和放大而输出奇数数据； 并在不激活负时钟的每个段将在前面激活段中取样的奇数数据锁存。根据下面详细的描述、附图和权利要求可以理解其他特征和方面。
图1是说明常规mLVDS接收器的操作的框图。图2是说明根据示例实施方式的mLVDS接收器的操作的框图。图3是说明对根据图2中示出的示例实施方式的mLVDS接收器应用串行形式的多个数据的时序图。图4是示出了根据图2中示出的示例实施方式的mLVDS接收器的部件中的数据缓冲单元的框图。图5是示出了根据图4中示出的示例实施方式的数据缓冲单元的部件中的轨对轨信号输入单元的详细电路图。图6是示出了根据图4中示出的示例实施方式的数据缓冲单元的部件中的偶数数据缓冲单元的详细电路图。图7是示出了根据图4中示出的示例实施方式的数据缓冲单元的部件中的奇数数据缓冲单元的详细电路图。图8是说明根据图4中示出的示例实施方式的数据缓冲单元的操作的时序图。在全部图和详细的描述中，除非另外地描述，相同的附图标号应该理解为指相同的元件、特征和结构。为了清楚、例示和方便，可以扩大这些元件的相对尺寸和描绘。
具体实施例方式提供下面的详细描述以帮助读者获得本文描述的方法、装置和/或系统的全面理解。因此，将对本领域技术人员提出这里描述的系统、装置和/或方法的各种变化、修改和等同物。描述的处理的步骤和/或操作的进程是示例性的，步骤和/或操作的顺序不限于本文所阐述的，并且可以如本领域上已知地改变，例外的情况是那些必须按照一定顺序发生的步骤和/或操作。另外，熟知的功能和结构的描述可能为了更加清楚和简洁而被省略。示例实施方式的方面涉及缓冲电路，该缓冲电路执行串/并转换操作以在执行缓冲操作的处理中生成偶数数据和奇数数据。图2是说明根据示例实施方式的多点低压差分信号(mLVDS)接收器的操作的框图。参照图2，根据示例实施方式的mLVDS接收器可以包括数据缓冲单元200，其可以接收包括串行形式的(NXM)个比特的输入数据(DATA_PLUS{6X3串行比特}、DATA_ MINUS{6X3串行比特})，并可以将接收的输入数据缓冲为与正时钟(CLK_0UT)对应的串行形式的包括KN/2)XM}个比特的偶数数据(EVEN_DATA{3X3串行比特})、和与负时钟 (CLK_0UTB)对应的串行形式的包括{(Ν/2) ΧΜ}个比特的奇数数据(0DD_DATA{3X3串行比特})；以及串/并转换单元对0，其可以接收偶数数据(EVEN_DATA{3X3串行比特})和奇数数据(0DD_DATA {3 X 3串行比特})，并可以将接收的数据逐N比特地转换为并行形式以生成“N”个并行形式的输出数据(DATA_0UT<0> {3串行比特}，DATA_0UT<1> {3串行比特}， DATA_0UT<2> {3 串行比特}，DATA_0UT<3> {3 串行比特}，DATA_0UT<4> {3 串行比特}，DATA_ 0UT<5>{3串行比特})，其中每个数据可以包括串行形式的“Μ”比特。同时，“N”可以表示大于0的整数中的偶数，并且“Μ”可以表示大于0的整数。因此，“N”可以是“6”，并且“Μ”可以是“3”，如图2所示，但其他数字也可以适用于“N”和“Μ”。图3是说明对根据图2中示出的示例实施方式的mLVDS接收器应用串行形式的多个数据的时序图。参照图3，响应于施加的包括(6X3)个比特的输入数据(DATA_PLUS{6X3串行比特}，DATA_MINUS{6X3串行比特})，根据示例实施方式的mLVDS接收器可以参照正时钟 (CLK_0UT)对(3X3)的偶数数据(EVEN_DATA{3X3串行比特})执行取样，并可以参照负时钟(CLK_0UTB)对(3X3)的奇数数据(0DD_DATA{3X3串行比特})执行取样。因此，偶数数据(EVEN_DATA {3 X 3串行比特})和奇数数据(0DD_DATA {3 X 3串行比特})的数据窗口段可以变为2倍于输入数据(DATA_PLUS{6X3串行比特}，DATA_ MINUS{6X3串行比特})的数据窗口段。响应于再次施加的偶数数据(EVEN_DATA{3X3串行比特})，可以参照正时钟 (CLK_0UT)取样第0个输出数据(DATA_0UT<0>{3串行比特})、第二个输出数据(DATA_ 0UT<2>{3串行比特})、和第四个输出数据(DATA_0UT<4>{3串行比特})。同样，响应于施加的奇数数据(0DD_DATA{3X3串行比特})，可以参照负时钟(CLK_0UTB)取样第一输出数据(DATA_0UT<1>{3串行比特})、第三输出数据(DATA_0UT<3>{3串行比特})、和第五输出数据(DATA_0UT<5> {3串行比特})。因此，输出数据(DATA_0UT<0>{3 串行比特}，DATA_0UT<1> {3 串行比特}，DATA_ 0UT<2> {3 串行比特}，DATA_0UT<3> {3 串行比特}，DATA_0UT<4> {3 串行比特}，DATA_ 0UT<5>{3串行比特})的数据窗口段可以3倍于偶数数据(EVEN_DATA{3X3串行比特})和奇数数据(0DD_DATA{3X3串行比特})的数据窗口段。这样，根据示例实施方式的mLVDS接收器的操作可以与图1示例的mLVDS接收器的操作相同。但是，在接收和缓冲(6X3)数量(如，NxM)的输入数据(DATA_PLUS{6X3串行比特}、DATA_MINUS{6X3串行比特})的处理中，根据示例实施方式的mLVDS接收器可以包括取样(3X3)(如，MxM)的偶数数据(EVEN_DATA{3X3串行比特})和(3X3)的奇数数据(0DD_DATA {3 X 3串行比特})的操作。图4是示出了根据图2中示出的示例实施方式的mLVDS接收器的部件中的数据缓冲单元的框图。参照图4，根据示例实施方式的mLVDS接收器的部件中的数据缓冲单元200可以包括偶数数据缓冲单元204，通过在激活正时钟(CLK_0UT)的每个段中对可能以串行形式输入的输入数据(DATA_PLUS{6X3串行比特}、DATA_MINUS {6 X 3串行比特})中的偶数比特顺序执行取样和放大，而可以输出偶数数据(EVEN_DATA{3X3串行比特})，并可以在不激活正时钟(CLK_OUT)的每个段中锁存在前一激活段中取样的偶数数据(EVEN_DATA{3X3 串行比特})；和奇数数据缓冲单元206，通过在激活负时钟(CLK_OUTB)的每个段中对可能以串行形式输入的输入数据(DATA_PLUS{6X3串行比特}、DATA_MINUS{6X3串行比特}) 中的奇数比特顺序执行取样和放大，而可以输出奇数数据(ODD_DATA{3X3串行比特})，并可以在不激活负时钟(CLK_OUTB)的每个段中锁存在前一激活段中取样的奇数数据(ODD_ DATA{3X3串行比特})。另外，数据缓冲单元200还可以包括轨对轨(rail-to-rail)信号输入单元202，轨对轨信号输入单元202用于在不减少电压电平摆动范围的情况下接收数据(DATA_PLUS {6X 3串行比特}、DATA_MINUS {6X 3串行比特})，可以以串行形式施加该数据。因为在mLVDS接收器的示例中信号一般可以按照差分形式输入，因而可以以串行形式施加到缓冲单元200的数据(DATA_PLUS{6X3串行比特}、DATA_MINUS{6X3串行比特})可以分割为“DATA_PLUS {6X 3串行比特} ”数据和“DATA_MINUS {6X 3串行比特} ”数据来输入。因此，“DATA_PLUS{6X3串行比特} ”数据和“DATA_MINUS{6X3串行比特} ”数据可以是其中具有相同数据值的信号，仅是在它们的电压电平具有差别。同时，由于从数据缓冲单元200输出的偶数数据(EVEN_DATA{3X3串行比特}) 和奇数数据(0DD_DATA{3X3串行比特})可以是差分形式的信号，因而可以通过偶数数据 (EVEN_DATA{3X3串行比特})和奇数数据(0DD_DATA {3 X 3串行比特})的值来表示输入数据值(DATA_PLUS {6 X 3 串行比特}、DATA_MINUS {6 X 3 串行比特})。 图5是示出了根据图4中示出的示例实施方式的数据缓冲单元的部件中的轨对轨信号输入单元的详细电路图。参照图5，根据示例实施方式的数据缓冲单元200的部件中的轨对轨信号输入单元202可以包括PMOS型输入单元2024，用于在输入数据(INN、INP)的电压电平低于特定电压电平的示例中在不降低电压电平的情况下接收数据；NMOS型输入单元2022，用于在输入数据(INN、INP)的电压电平高于特定电压电平的示例中在不降低电压电平的情况下接收数据；和输入连接单元2026，用于通过以电流镜的形式连接PMOS型输入单元2024和 NMOS型输入单元2022来输出输入数据(INN、INP)作为最后的输入数据(NL0AD_L，NL0AD_ R)，同时不降低输入数据(INN、INP)的电压电平。NMOS型输入单元2022可以包括N型 (匪OS)晶体管MN3、MN4、MN5和P型(PMOS)晶体管MP4、MP6。PMOS型输入单元2024可以包括N型晶体管MN1、MN2和P型晶体管MP1、MP2、MP5。输入连接单元2026可以包括P型晶体管MP3、MP7。也可以提供正(或功率)电压VDD和负(或地)电压VSS。同时，因为在输入处理期间可以发生差分放大操作，因而与输入数据(INN、INP) 的电压电平相比，可以放大从PMOS型输入单元2024输出的数据(PL0AD_L，PL0AD_R)的电压电平，并且与从PMOS型输入单元2024输出的数据(PL0AD_L，PL0AD_R)的电压电平相比， 可以放大通过输入连接单元2026从NMOS型输入单元2022输出的最后输入数据(NL0AD_ L, NLOAD _R)的电压电平。然而，轨对轨信号输入单元202的主要操作可以描述为输入操作、而非放大操作，这是因为考虑到全部操作，被轨对轨信号输入单元202所放大的电压电平可以是很小的。图6是示出了在根据图4中示出的示例实施方式的数据缓冲单元的部件中的偶数数据缓冲单元的详细电路图。
参照图6，根据示例实施方式的数据缓冲单元200的部件中的偶数数据缓冲单元 204可以包括偶数数据取样单元2042，其可以响应于正时钟(CLK_0UT)而控制以串行形式 (6X3串行比特)从轨对轨信号输入单元202施加的输入数据(NL0AD_L，NL0AD_R)中的偶数比特数据到偶数数据输入端(NR_E，NL_E)的提供；偶数数据放大单元2044，通过在激活正时钟(CLK_0UT)的每个段放大偶数数据输入端(NR_E，NL_E)的数据而生成偶数放大数据(CRE_L，CRE_R)，并在不激活正时钟(CLK_0UT)的每个段锁存偶数放大数据(CRE_L，CRE_ R)；和偶数数据输出单元2046，确定与偶数放大数据(CRE_L，CRE_R)的电压电平对应的、包括3X3串行比特的偶数数据(EVEN_DATA)的逻辑电平。偶数数据取样单元2042可以包括N型晶体管MN9、MN10。偶数数据放大单元2044可以包括N型晶体管MN6、MN7、MN8和P 型晶体管MP8、MP9、MP10、MP11、MP14。偶数数据输出单元2046可以包括N型晶体管MNl 1、 丽12、丽13和？型晶体管1^15、]\^16、]\^17。也可以提供正(或功率)电压VDD和负(或地)电压VSS。如上所述，当偶数数据对应于正时钟(CLK_0UT)的上升沿和负时钟(CLK_0UTB)的下降沿时，根据示例实施方式的偶数数据缓冲单元204可以执行偶数数据(CRE_L，CRE_R) 的取样。另外，可以在激活正时钟(CLK_0UT)的每个段并且不激活负时钟(CLK_0UTB)的每个段放大取样的偶数数据(CRE_L，CRE_R)，并且在不激活正时钟(CLK_0UT)的每个段并且激活负时钟(CLK_0UTB)的每个 段锁存取样的偶数数据(CRE_L，CRE_R)。S卩，偶数缓冲单元204可以响应于正时钟(CLK_0UT)的触发操作，重复从轨对轨信号输入单元202输入的输入数据(NL0AD_L，NL0AD_R)中取样偶数数据(CRE_L，CRE_R)的操作，以及放大取样的偶数数据(CRE_L，CRE_R)的操作和锁存放大的偶数数据(CRE_L，CRE_ R)的操作。例如，偶数数据缓冲单元204的部件中的偶数取样单元2042响应于正时钟(CLK_ OUT)的从非激活状态到激活状态的变化以及负时钟(CLK_0UTB)的从激活状态到非激活状态的变化，而可以向偶数数据输入端(NR_E，NL_E)提供从轨对轨信号输入单元202输入的输入数据(NL0AD_L，NL0AD_R)。但是，偶数取样单元2042响应于正时钟(CLK_0UT)的从激活状态到非激活状态的变化以及负时钟(CLK_0UTB)的从非激活状态到激活状态的变化， 而不向偶数数据输入端(NR_E，NL_E)提供从轨对轨数据输入单元202输入的输入数据。另外，在激活正时钟(CLK_0UT)并且不激活负时钟(CLK_0UTB)的段中，因为偶数数据输出端(CRE_L，CRE_R)的消耗电流路径(sinking electric current path)短路，同时放大了偶数数据输入端(NR_E，NL_E)的数据，生成了偶数放大数据(CRE_L，CRE_R)，所以偶数数据缓冲单元204的部件中的偶数数据放大单元2044可以重复放大并锁存取样出的偶数数据(CRE_L，CRE_R)的操作。另外，在不激活正时钟(CLK_0UT)并且激活负时钟(CLK_ 0UTB)的段中与偶数放大数据端(CRE _L，CRE_R)的消耗电流路径断开，同时可以锁存偶数放大数据(CRE_L，CRE_R)。S卩，偶数数据放大单元2044通过经由偶数放大数据输出端(CRE_L，CRE_R)的消耗电流路径使电流释放并同时执行放大取样的偶数数据(CRE_L，CRE_R)的操作，而可以进行正常的差分放大操作。在一个示例中，由于维持了断开正的偶数放大数据输出端(CRE_L) 和负的偶数放大数据输出端(CRE_R)的状态，而可以执行正常的差分放大操作。另一方面，可以维持在前一差分放大操作中可能被放大的偶数数据(CRE_L，CRE_R)的电压电平，这是因为电流没有经由消耗电流路径被释放，同时锁存了被取样和放大的偶数数据(CRE_L，CRE_R)。在一个示例中，正的偶数放大数据输出端(CRE_L)和负的偶数放大数据输出端(CRE_R)可以维持彼此不同的短路状态(short-out state)。因而可以正常地执行锁存操作。另外，随着偶数数据放大单元2044放大取样的偶数数据(CRE_L，CRE_R)，偶数数据缓冲单元204的部件中的偶数数据输出单元2046可以响应于彼此具有相反电压电平的正的偶数放大数据输出端(CRE_L)和负的偶数放大数据输出端(CRE_R)确定偶数数据 (EVEN_DATA)的逻辑电平。另外，随着偶数数据缓冲单元204锁存被取样和放大的偶数数据(CRE_L，CRE_R)，偶数数据(EVEN_DATA)可以响应于彼此具有相同电压电平的正的偶数放大数据输出端(CRE_L)和负的偶数放大数据输出端(CRE_R)而维持在前一放大段中确定的逻辑电平。同时，响应于彼此断开(因而具有彼此相反的电压电平)的正的偶数放大数据输出端(CRE_L)和负的偶数放大数据输出端(CRE_R)，在MP15和MP16(包括在偶数数据输出单元2046中的PMOS晶体管)之间的源-漏端中的电流的量方面可能存在显著的差别。因此，偶数数据(EVEN_DATA)的逻辑电平可以被确定为逻辑“高”或逻辑“低”。但是，响应于彼此短路(因而具有彼此相同的电压电平)的正的偶数放大数据输出端(CRE_L)和负的偶数放大数据输出端(CRE_R)，在PMOS晶体管MP15和MP16的源-漏端中的电流的量可能变为相同。因此，不能 改变偶数数据(EVEN_DATA)的逻辑电平。因而，可以原样地维持在前一放大段中确定的偶数数据(EVEN_DATA)的逻辑电平。当然，由于强制地锁存偶数数据(EVEN_DATA)的逻辑电平的操作可以不包括在偶数数据放大单元2044的锁存被取样并且放大的偶数数据(CRE_L，CRE_R)的操作中，如果该操作维持过长的时段，则电流可能不流入包括在偶数数据输出单元2046中的PMOS晶体管 MP15和MP16的源-漏端。因而，可以改变偶数数据(EVEN_DATA)的逻辑电平。但是，这仅可能响应于太慢的正时钟(CLK_0UT)的频率而发生。由于根据示例实施方式的mLVDS接收器可以使用高速时钟，这样的问题发生的概率很小。图7是示出了根据图4中示出的示例实施方式的数据缓冲单元的部件中的奇数数据缓冲单元的详细电路图。参照图7，根据示例实施方式的数据缓冲单元200的部件中的奇数数据缓冲单元 206可以包括奇数数据取样单元2062，其响应于负时钟(CLK_0UTB)而可以控制从轨对轨信号输入单元202施加的串行形式(6X3串行比特)的输入数据(NL0AD_L，NL0AD_R)中的奇数比特数据向奇数数据输入端(NR_0，NL_0)的提供；奇数数据放大单元2064，通过在激活负时钟(CLK_0UTB)的每个段放大奇数数据输入端(NR_0，NL_0)的数据而生成奇数放大数据(CR0_L，CR0_R)，并在不激活负时钟(CLK_0UTB)的每个段可以锁存奇数放大数据 (CR0_L, CR0_R)；和奇数数据输出单元2066，确定与奇数放大数据(CR0_L，CR0_R)的电压电平对应的、包括3X3串行比特的奇数数据(0DD_DATA)的逻辑电平。奇数数据取样单元 2062可以包括N型晶体管MN17、MN18。奇数数据放大单元2064可以包括N型晶体管MN14、 MN15、MN16和P型晶体管MP18、MP19、MP20、MP21、MP24。奇数数据输出单元2066可以包括 N型晶体管MN19、MN20、MN21和P型晶体管MP25、MP26、MP27。也可以提供正(或功率)电压VDD和负(或地)电压VSS。
如上所述，在奇数数据对应于负时钟(CLK_0UTB)的上升沿和正时钟(CLK_0UT)的下降沿时，根据示例实施方式的奇数数据缓冲单元206可以执行奇数数据(CR0_L，CR0_R) 的取样。另外，可以在激活负时钟(CLK_0UTB)的每个段并且不激活正时钟(CLK_0UT)的每个段放大取样的奇数数据(CR0_L，CR0_R)，并且在不激活负时钟(CLK_0UTB)的每个段并且激活正时钟(CLK_0UT)的每个段可以锁存取样的奇数数据(CR0_L，CR0_R)。S卩，奇数缓冲单元206可以响应于负时钟(CLK_0UTB)的触发操作，重复从轨对轨信号输入单元202输入的输入数据(NL0AD_L，NL0AD_R)中取样奇数数据(CR0_L，CR0_R) 的操作，以及放大取样的奇数数据(CR0_L，CR0_R)的操作和锁存放大的奇数数据(CR0_L， CR0_R)的操作。例如，奇数数据缓冲单元206的部件中的奇数取样单元2062响应于负时钟(CLK_ 0UTB)的从非激活状态到激活状态的变化以及正时钟(CLK_0UT)的从激活状态到非激活状态的变化，而可以向奇数数据输入端(NR_0，NL_0)提供从轨对轨信号输入单元202输入的输入数据(NL0AD_L，NL0AD_R)。此外，奇数取样单元2062响应于负时钟(CLK_0UTB)的从激活状态到非激活状态的变化以及正时钟(CLK_0UT)的从非激活状态到激活状态的变化，而不向奇数数据输入端(NR_0，NL_0)提供从轨对轨数据输入单元202输入的输入数据 (NL0AD_L，NL0AD_R)。
另外，在激活负时钟(CLK_0UTB)并且不激活正时钟(CLK_0UT)的段中，因为奇数数据输出端(CR0_L，CR0_R)的消耗电流路径短路，同时放大了奇数数据输入端(NR_0，NL_ 0)的数据而生成了奇数放大数据(CR0_L，CR0_R)，奇数数据缓冲单元206的部件中的奇数数据放大单元2064可以重复放大并锁存取样的奇数数据(CR0_L，CR0_R)的操作。另外， 在不激活负时钟(CLK_0UTB)并且激活正时钟(CLK_0UT)的段中，奇数放大数据端(CR0_L， CR0_R)的消耗电流路径断开，同时锁存了奇数放大数据(CR0_L，CR0_R)。S卩，奇数数据放大单元2064通过经由奇数放大数据输出端(CR0_L，CR0_R)的消耗电流路径使电流释放，同时执行放大取样的奇数数据(CR0_L，CR0_R)的操作而可以进行正常的差分放大操作。在一个示例中，由于维持断开正的奇数放大数据输出端(CR0_L)和负的奇数放大数据输出端(CR0_R)的状态，因而可以执行正常的差分放大操作。另一方面，因为电流没有经由消耗电流路径被释放，同时锁存被取样和放大的奇数数据(CR0_L，CR0_R)，因而可以维持在前一差分放大操作中可能被放大的奇数数据 (CR0_L,CR0_R)的电压电平。在一个示例中，正的奇数放大数据输出端(CR0_L)和负的奇数放大数据输出端(CR0_R)可以维持彼此不同的短路状态。因而可以正常地执行锁存操作。另外，随着奇数数据放大单元2064放大取样的奇数数据(CR0_L，CR0_R)，奇数数据缓冲单元206的部件中的奇数数据输出单元2066响应于彼此具有相反电压电平的正的奇数放大数据输出端(CR0_L)和负的奇数放大数据输出端(CR0_R)而可以确定奇数数据 (0DD_DATA)的逻辑电平。但是，随着奇数数据缓冲单元206锁存被取样和放大的奇数数据 (CR0_L, CR0_R)，响应于具有相同电压电平的正的奇数放大数据输出端(CR0_L)和负的奇数放大数据输出端(CR0_R)，奇数数据(0DD_DATA)可以维持在前一放大段中确定的逻辑电平。同时，响应于彼此断开(因而具有彼此相反的电压电平)的正的奇数放大数据输出端(CR0_L)和负的奇数放大数据输出端(CR0_R)，在MP25和MP26(包括在奇数数据输出单元2066中的PMOS晶体管)之间的源-漏端中的电流的量方面可能存在显著的差别。因此，奇数数据(0DD_DATA)的逻辑电平可以被确定为逻辑“高”或逻辑“低”。但是，响应于彼此短路(因而具有相同的电压电平)的正的奇数放大数据输出端(CR0_L)和负的奇数放大数据输出端(CR0_R)，在PMOS晶体管MP25和MP26的源-漏端中的电流的量可以变为相同。 因此，不能改变奇数数据(0DD_DATA)的逻辑电平。因而，可以原样维持在前一放大段中确定的奇数数据(0DD_DATA)的逻辑电平。由于强制地锁存奇数数据(0DD_DATA)的逻辑电平的操作不包括在奇数数据放大单元2064的锁存被取样并且放大的奇数数据(CR0_L，CR0_R)的操作中，因而如果该操作被维持延长的时段，则电流可以不流入包括在奇数数据输出单元2066中的PMOS晶体管MP25 和MP26的源-漏端。因而，可以改变奇数数据(0DD_DATA)的逻辑电平。但是，这仅可能在响应于太慢的负时钟(CLK_0UTB)的频率时发生。由于根据示例实施方式的mLVDS接收器可以使用高速时钟，这样的问题发生的概率很小。图8是说明根据图4中示出的示例实施方式的数据缓冲单元的操作的时序图。
参照图8，在输入到根据示例实施方式的数据缓冲单元200的数据(如，DATA_ PLUS {8串行比特}，DATA_MINUS {8串行比特})中，“DATA_PLUS {8串行比特} ”可以是 “10110010” 并且 “DATA_MINUS {8 串行比特} ” 可以是“01001101”。在一个示例中，施加到数据缓冲单元200的部件中的轨对轨信号输入单元202的数据(INN, INP)可以顺序地变为“10”、“01”、“10”、“10”、“01”、“01”、“10”、“01”。因此，从 PMOS 型输入单元 2024 输出的数据(PL0AD_L，PL0AD_R)可以变为 “10”、“01”、“10”、“10”、 “01”、“01”、“10”、“01”;并且通过输入连接单元2026从NMOS型输入单元2022输出的最后的输入数据(NL0AD_L，NL0AD_R)可以变为“ 01，，、“ 10，，、“ 01，，、“ 01，，、“ 10，，、“ 10，，、“ 01，，、“ 10 ”。最后的输入数据(NL0AD_L，NL0AD_R)可以分别输入到偶数数据缓冲单元204和奇数数据缓冲单元206。在偶数数据缓冲单元204的操作的示例中，偶数数据取样单元2042仅在将正时钟 (CLK_0UT)激活为逻辑“高”的段中可以向偶数数据输入端(NR_E，NL_E)发送最后的输入数据(NL0AD_L，NL0AD_R)。因而，仅在将正时钟(CLK_0UT)激活为逻辑“高”的段中，偶数放大数据(CRE_L，CRE_R)可以具有特定的值。因此，尽管最后的输入数据(NL0AD_L，NL0AD_R)可以是“01”、“10”、“01”、“01”、 “10”、“10”、“01”、“10”，偶数数据放大单元2044响应于被输入的偶数数据，如第0数据 “01”、第二数据“01”、第四数据“10”和第六数据“01”，而可以执行放大操作；并且响应于输入的奇数数据，如第一数据“10”、第三数据“01”、第五数据“10”和第七数据“10”而可以执行锁存操作，而与输入值无关。因此，最终从偶数数据放大单元2044输出的偶数放大数据 (CRE_L, CRE_R)可以变为“10”、锁存段、“10”、锁存段、“01”、锁存段、“10”、和锁存段。同样，随着偶数放大数据(CRE_L，CRE_R)的值被确定，偶数数据输出单元2046可以确定偶数数据(EVEN_DATA)的逻辑电平。因而，在偶数放大数据(CRE_L，CRE_R)的值被放大的段中可以改变偶数数据(EVEN_DATA)的值。但是，在偶数放大数据(CRE_L，CRE_R) 的值被锁存的段中，原样维持在前一放大段中确定的值。因此，在假设偶数数据(EVEN_DATA)的初始电平是逻辑“低”的情况下，在激活正时钟(CLK_0UT)的第一放大段中，从偶数数据输出单元2046输出的偶数数据(EVEN_DATA)可以变为逻辑“高”，并且可以在不激活正时钟(CLK_OUT)的第一锁存段中维持逻辑电平值 “高”。另外，在激活正时钟(CLK_OUT)的第二放大段中，从偶数数据输出单元2046输出的偶数数据(EVEN_DATA)可以维持逻辑电平“高”，并且还可以在不激活正时钟(CLK_OUT)的第二锁存段中也维持“高”的逻辑电平。在激活正时钟(CLK_OUT)的第三放大段中，从偶数数据输出单元2046输出的偶数数据(EVEN_DATA)可以变为逻辑“低”，并且可以在不激活正时钟(CLK_OUT)的第三锁存段中维持“低”的逻辑电平。另外，在激活正时钟(CLK_OUT)的第四放大段中，从偶数数据输出单元2046输出的偶数数据(EVEN_DATA)可以变为逻辑“高”， 并且可以在不激活正时钟(CLK_OUT)的第四锁存段中维持该“高”的逻辑电平。在奇数数据缓冲单元206的操作的示例中，奇数数据取样单元2062仅在将负时钟 (CLK_0UTB)激活为逻辑“高”的段中可以向奇数数据输入端(NR_0，NL_0)发送最后的输入数据(NL0AD_L，NL0AD_R)。因而，仅在将负时钟(CLK_0UTB)激活为逻辑“高”的段中，奇数放大数据(CR0_L，CR0_R)可以具有特定的值。因此，尽管最后的输入数据(NL0AD_L，NL0AD_R)可以是“01”、“10”、“01”、“01”、 “10”、“10”、“01”、“10”，奇数数据放大单元2064响应于输入的奇数数据如第一数据“10”、 第三数据“01”、第五数据“10”和第七数据“10”而可以执行放大操作；并且响应于输入的偶数数据如第0数据“01”、第二数据“01”、第四数据“ 10”和第六数据“01”而可以执行锁存操作，而与输入值无 关。因此，最终从奇数数据放大单元2064输出的奇数放大数据(CR0_ L，CR0_R)可以变为锁存段、“10”、锁存段、“01”、锁存段、“10”、锁存段、和“10”。同样，随着确定了奇数放大数据(CR0_L，CR0_R)的值，奇数数据输出单元2066可以确定奇数数据(0DD_DATA)的逻辑电平。因而，在放大奇数放大数据(CR0_L，CR0_R)的值的段中可以改变奇数数据(0DD_DATA)的值。但是，在锁存奇数放大数据(CR0_L，CR0_R)的值的段中，原样地维持在前一放大段中确定的值。因此，在假设奇数数据(ODD _DATA)的初始电平是逻辑“低”的情况下，在激活负时钟(CLK_0UTB)的第一放大段中，从奇数数据输出单元2066输出的奇数数据(0DD_DATA)可以变为逻辑“低”，并且可以在不激活负时钟(CLK_0UTB)的第一锁存段中维持逻辑电平值 “低”。另外，在激活负时钟(CLK_0UTB)的第二放大段中，从奇数数据输出单元2066输出的奇数数据(0DD_DATA)可以维持“高”的逻辑电平，并且还可以在不激活负时钟(CLK_0UTB) 的第二锁存段中也维持“高”的逻辑电平。在激活负时钟(CLK_0UTB)的第三放大段中，从奇数数据输出单元2066输出的奇数数据(0DD_DATA)可以变为逻辑“低”，并且可以在不激活负时钟(CLK_0UTB)的第三锁存段中维持“低”的逻辑电平。另外，在激活负时钟(CLK_ 0UTB)的第四放大段中，从奇数数据输出单元2066输出的奇数数据(0DD_DATA)可以变为逻辑“高”，并且可以在不激活负时钟(CLK_0UTB)的第四锁存段中维持“高”的逻辑电平。根据上述示例实施方式，由于逻辑电平是在接收并缓冲mLVDS信号的处理中确定的并且用于区分奇数数据和偶数数据的数据取样电路可以包括在可以放大电压电平的缓冲电路中，缓冲电路可以执行缓冲操作和串/并转换操作，以同时生成偶数数据和奇数数据。因此，可以简化包括多个比特的串行数据的处理。另外，可以降低功耗和布局空间。在上述示例实施方式中，偶数数据缓冲单元204可以对应于正时钟(CLK_0UT)进行操作，并且奇数数据缓冲单元206可以对应于负时钟(CLK_OUTB)进行操作，但这仅是示例。另外，在上述示例实施方式中的逻辑门和晶体管的位置和类型可以不同地实现， 这取决于输入信号的极性。上面已经描述多个示例。然而，应该理解，可以做出各种修改。例如，如果按照不同顺序执行描述的技术，和/或如果在描述的系统、体系、设备或电路中的部件按照不同的方式组合和/或由其他部件或它们的等同物来替代或补充，可以获得适当的结果。例如，如有需要，可以交换P型和N型晶体管。因此，其他的实现是在所附的权利要求的范围内。相关申请的交叉引用本申请要求2010年8月31日提交的韩国专利申请第10-2010-0084641号的优先权， 以引用的方式将其全部公开并入本文，用于所有目的。
权利要求
1.一种半导体设备的缓冲电路，所述缓冲电路包括 偶数数据缓冲单元，所述偶数数据缓冲单元被配置为 从输入数据中取样偶数数据；在激活正时钟的段中放大并输出所述偶数数据；并在不激活所述正时钟的段中锁存所述偶数数据；和奇数数据缓冲单元，所述奇数数据缓冲单元被配置为 从输入数据中取样奇数数据； 在激活负时钟的段中放大并输出所述奇数数据；并在不激活所述负时钟的段中锁存所述奇数数据。
2.根据权利要求1所述的缓冲电路，所述缓冲电路还包括轨对轨信号输入单元，所述轨对轨信号输入单元被配置为在不降低电压电平摆动范围的情况下接收所述输入数据。
3.根据权利要求2所述的缓冲电路，其中所述偶数数据缓冲单元包括偶数数据取样单元，所述偶数数据取样单元被配置为响应于所述正时钟而控制所述输入数据从所述轨对轨信号输入单元到偶数数据输入端的提供； 偶数数据放大单元，所述偶数数据放大单元被配置为通过在激活所述正时钟的段中放大提供给所述偶数数据输入端的数据而生成偶数放大数据；并且在不激活所述正时钟的段中锁存偶数放大数据；和偶数数据输出单元，所述偶数数据输出单元被配置为确定与所述偶数放大数据的电压电平对应的偶数的逻辑电平。
4.根据权利要求3所述的缓冲电路，其中所述奇数数据缓冲单元包括奇数数据取样单元，所述奇数数据取样单元被配置为响应于所述负时钟而控制所述输入数据从所述轨对轨信号输入单元到奇数数据输入端的提供； 奇数数据放大单元，所述奇数数据放大单元被配置为通过在激活所述负时钟的段中放大提供给所述奇数数据输入端的数据而生成奇数放大数据；并在不激活所述负时钟的段中锁存奇数放大数据；和奇数数据输出单元，所述奇数数据输出单元被配置为确定与所述奇数放大数据的电压电平对应的奇数的逻辑电平。
5.根据权利要求4所述的缓冲电路，其中所述偶数数据取样单元还被配置为 响应于所述正时钟的从非激活状态到激活状态的变化；和所述负时钟的从激活状态到非激活状态的变化，向所述偶数数据输入端提供从所述轨对轨信号输入单元输入的输入数据；并且响应于所述正时钟的从激活状态到非激活状态的变化；和所述负时钟的从非激活状态到激活状态的变化，不向所述偶数数据输入端提供从所述轨对轨信号输入单元输入的输入数据。
6.根据权利要求5所述的缓冲电路，其中所述奇数数据取样单元还被配置为响应于所述负时钟的从非激活状态到激活状态的变化；和所述正时钟的从激活状态到非激活状态的变化，向所述奇数数据输入端提供从所述轨对轨信号输入单元输入的输入数据；并且响应于所述负时钟的从激活状态到非激活状态的变化；和所述正时钟的从非激活状态到激活状态的变化，不向所述奇数数据输入端提供从所述轨对轨信号输入单元输入的输入数据。
7.根据权利要求6所述的缓冲电路，其中所述偶数数据放大单元还被配置为在激活所述正时钟、并且不激活所述负时钟的段，与所述偶数放大数据输出端的消耗电流路径短路同时地通过放大所述偶数数据输入的数据而生成所述偶数放大数据；并且在不激活所述正时钟、并且激活所述负时钟的段，与所述偶数放大数据输出端的消耗电流路径断开同时地锁存所述偶数放大数据。
8.根据权利要求7所述的缓冲电路，其中所述奇数数据放大单元还被配置为在激活所述负时钟、并且不激活所述正时钟的段，与所述奇数放大数据输出端的消耗电流路径短路同时地通过放大所述奇数数据输入的数据而生成所述奇数放大数据；并且在不激活所述负时钟、并且激活所述正时钟的段，与所述奇数放大数据输出端的消耗电流路径断开同时地锁存所述奇数放大数据。
9.根据权利要求1所述的缓冲电路，其中所述偶数数据缓冲单元还配置为响应于所述偶数数据与所述正时钟的上升沿和所述负时钟的下降沿对应而执行所述偶数数据的取样；在激活所述正时钟、并且不激活所述负时钟的段，放大所述取样的偶数数据，并且在不激活所述正时钟、并且激活所述负时钟的段中，锁存所述取样的偶数数据。
10.根据权利要求9所述的缓冲电路，其中所述奇数数据缓冲单元还被配置为 响应于所述奇数数据与所述正时钟的下降沿和所述负时钟的上升沿对应而执行所述奇数数据的取样；在不激活所述正时钟、并且激活所述负时钟的段中，放大所述取样的奇数数据，并且在激活所述正时钟、并且不激活所述负时钟的段中，锁存所述取样的奇数数据。
11.一种半导体设备，所述半导体设备包括 数据缓冲单元，所述数据缓冲单元被配置为 接收包括(NXM)个比特的输入数据；并将所述输入数据缓冲为与正时钟对应的串行形式的偶数数据，所述偶数数据包括KN/2)XM}比特；以及与负时钟对应的串行形式的奇数数据，所述奇数数据包括{(ΝΛ)ΧΜ}比特；和串/并转换单元，所述串/并转换单元被配置为接收所述偶数数据和所述奇数数据并逐N比特地转换为并行形式而生成并行形式的N个输出数据，其中，所述偶数数据和所述奇数数据各分别包括串行形式的M比特。
12.根据权利要求11所述的半导体设备，其中 N表示在大于0的整数中的偶数；并且M表示大于0的整数。
13.根据权利要求11所述的半导体设备，其中所述数据缓冲单元包括 偶数数据缓冲单元，所述偶数数据缓冲单元被配置为在激活所述正时钟的每个段，通过对串行形式的所述输入数据中的偶数比特顺序地执行取样和放大而输出所述偶数数据；并且在不激活所述正时钟的每个段，锁存在前一激活段中取样出的所述偶数数据；和奇数数据缓冲单元，所述奇数数据缓冲单元被配置为在激活所述负时钟的每个段，通过对串行形式的所述输入数据中的奇数比特顺序地执行取样和放大而输出所述奇数数据；并且在不激活所述负时钟的每个段，锁存在前一激活段中取样出的所述奇数数据。
14.根据权利要求13所述的半导体设备，其中数据缓冲单元还包括轨对轨信号输入单元，所述轨对轨信号输入单元被配置为在不降低电压电平摆动范围的情况下接收所述输入数据。
15.根据权利要求14所述的半导体设备，其中所述偶数数据缓冲单元包括偶数数据取样单元，所述偶数数据取样单元被配置为响应于所述正时钟而控制从所述轨对轨信号输入单元施加的串行形式的输入数据中的偶数比特的数据向偶数数据输入端的提供；偶数数据放大单元，所述偶数数据放大单元被配置为通过在激活所述正时钟的段中放大所述偶数数据输入端的数据而生成偶数放大数据；并在不激活所述正时钟的段中锁存所述偶数放大数据；和偶数数据输出单元，所述偶数数据输出单元被配置为确定与所述偶数放大数据的电压电平对应的偶数的逻辑电平。
16.根据权利要求15所述的半导体设备，其中所述奇数数据缓冲单元包括奇数数据取样单元，所述奇数数据取样单元被配置为响应于所述负时钟而控制从所述轨对轨信号输入单元施加的串行形式的输入数据中的奇数比特的数据到奇数数据输入端的提供；奇数数据放大单元，所述奇数数据放大单元被配置为通过在激活所述负时钟的段中放大所述奇数数据输入端的数据而生成奇数放大数据；并在不激活所述负时钟的段中锁存奇数放大数据；和奇数数据输出单元，所述奇数数据输出单元被配置为确定与所述奇数放大数据的电压电平对应的奇数的逻辑电平。
17.根据权利要求13所述的半导体设备，其中所述偶数数据取样单元还被配置为 响应于所述偶数数据与所述正时钟的上升沿和所述负时钟的下降沿对应而执行所述偶数数据的取样；在激活所述正时钟、并且不激活所述负时钟的段中，放大所取样出的偶数数据，并且在不激活所述正时钟、并且激活所述负时钟的段中，锁存所取样出的偶数数据。
18.根据权利要求17所述的缓冲电路，其中所述奇数数据缓冲单元还被配置为响应于所述奇数数据与所述正时钟的下降沿和所述负时钟的上升沿对应而执行所述奇数数据的取样；在不激活所述正时钟、并且激活所述负时钟的段中，放大所取样出的奇数数据，并且在激活所述正时钟、并且不激活所述负时钟的段中，锁存所取样出的奇数数据。
19.一种用于半导体设备的缓冲电路的方法，该方法包括 由偶数数据缓冲单元从输入数据中取样偶数数据；在激活正时钟的段中放大并输出所述偶数数据； 在不激活所述正时钟的段中锁存所述偶数数据； 由奇数数据缓冲单元从所述输入数据中取样奇数数据； 在激活负时钟的段中放大并输出所述奇数数据；和在不激活所述负时钟的段中锁存所述奇数数据。
20.根据权利要求19所述的方法，所述方法还包括由轨对轨信号输入单元在不减少电压电平摆动范围的情况下接收所述输入数据。
21.根据权利要求20所述的方法，所述方法还包括由偶数数据取样单元响应于所述正时钟而控制所述输入数据从所述轨对轨信号输入单元到偶数数据输入端的提供；由偶数数据放大单元通过在激活所述正时钟的段中放大提供给所述偶数数据输入端的数据而生成偶数放大数据；在不激活所述正时钟的段中锁存偶数放大数据；和由偶数数据输出单元确定与所述偶数放大数据的电压电平对应的偶数的逻辑电平。
22.根据权利要求21所述的方法，所述方法还包括由奇数数据取样单元响应于所述负时钟而控制所述输入数据从所述轨对轨信号输入单元到奇数数据输入端的提供；由奇数数据放大单元通过在激活所述负时钟的段中放大提供给所述奇数数据输入端的数据而生成奇数放大数据；在不激活所述负时钟的段中锁存奇数放大数据；和由奇数数据输出单元确定与所述奇数放大数据的电压电平对应的奇数的逻辑电平。
23.根据权利要求22所述的方法，所述方法还包括 响应于所述正时钟的从非激活状态到激活状态的变化；和所述负时钟的从激活状态到非激活状态的变化，向所述偶数数据输入端提供从所述轨对轨信号输入单元输入的输入数据；并且响应于所述正时钟的从激活状态到非激活状态的变化；和所述负时钟的从非激活状态到激活状态的变化，不向所述偶数数据输入端提供从所述轨对轨信号输入单元输入的输入数据。
24.根据权利要求23所述的方法，所述方法还包括 响应于所述负时钟的从非激活状态到激活状态的变化；和所述正时钟的从激活状态到非激活状态的变化，向所述奇数数据输入端提供从所述轨对轨信号输入单元输入的输入数据；并且响应于所述负时钟的从激活状态到非激活状态的变化；和所述正时钟的从非激活状态到激活状态的变化，不向所述奇数数据输入端提供从所述轨对轨信号输入单元输入的输入数据。
25.根据权利要求M所述的方法，所述方法还包括在激活所述正时钟、并且不激活所述负时钟的段中，通过与所述偶数放大数据输出端的消耗电流路径短路同时地放大所述偶数数据输入的数据而生成所述偶数放大数据；并且在不激活所述正时钟、并且激活所述负时钟的段中，与所述偶数放大数据输出端的消耗电流路径断开同时地锁存所述偶数放大数据。
26.根据权利要求25所述的方法，所述方法还包括在激活所述负时钟、并且不激活所述正时钟的段中，通过与所述奇数放大数据输出端的消耗电流路径短路同时地放大所述奇数数据输入的数据而生成所述奇数放大数据；并且在不激活所述负时钟、并且激活所述正时钟的段中，与所述奇数放大数据输出端的消耗电流路径断开同时地锁存所述奇数放大数据。
27.根据权利要求19所述的方法，所述方法还包括响应于所述偶数数据与所述正时钟的上升沿和所述负时钟的下降沿对应而执行所述偶数数据的取样；在激活所述正时钟、并且不激活所述负时钟的段中，放大所取样出的偶数数据，并且在不激活所述正时钟、并且激活所述负时钟的段中，锁存所取样出的偶数数据。
28.根据权利要求27所述的方法，所述方法还包括响应于所述奇数数据与所述正时钟的下降沿和所述负时钟的上升沿对应而执行所述奇数数据的取样；在不激活所述正时钟、并且激活所述负时钟的段中，放大所取样出的奇数数据，并且在激活所述正时钟、并且不激活所述负时钟的段中，锁存所取样出的奇数数据。
29.一种用于半导体设备的方法，所述方法包括 由数据缓冲单元接收包括(NXM)个比特的输入数据； 由数据缓冲单元将所述输入数据缓冲为与正时钟对应的串行形式的偶数数据，所述偶数数据包括KN/2)XM}比特；以及与负时钟对应的串行形式的奇数数据，所述奇数数据包括{(ΝΛ)ΧΜ}比特；并且由串/并转换单元接收偶数数据和奇数数据并逐N比特地转换为并行形式，从而生成并行形式的N个输出数据，所述偶数数据和所述奇数数据各分别包括串行形式的M比特。
30.根据权利要求四所述的方法，其中 N表示大于0的整数中的偶数；并且M表示大于0的整数。
31.根据权利要求四所述的方法，所述方法还包括由偶数数据缓冲单元在激活所述正时钟的每个段通过对串行形式的所述输入数据中的偶数比特顺序地执行取样和放大而输出所述偶数数据；在不激活所述正时钟的每个段中锁存在前一激活段中取样出的所述偶数数据； 通过奇数数据缓冲单元在激活所述负时钟的每个段通过对串行形式的所述输入数据中的奇数比特顺序地执行取样和放大而输出所述奇数数据；和在不激活所述负时钟的每个段中锁存在前一激活段中取样出的所述奇数数据。
全文摘要
本发明涉及缓冲电路、具有该电路的半导体设备以及方法。半导体设备的多点低压差分信号mLVDS接收器和半导体设备的缓冲电路包括偶数数据缓冲单元，配置为从输入数据取样偶数数据，在激活正时钟的段中放大并输出偶数数据，并在不激活正时钟的段中锁存偶数数据；和奇数数据缓冲单元，配置为从输入数据取样奇数数据，在激活负时钟的段中放大并输出奇数数据，并在不激活负时钟的段中锁存奇数数据。
文档编号H03K19/0185GK102386909SQ201110216980
公开日2012年3月21日 申请日期2011年7月29日 优先权日2010年8月31日
发明者金锭炫 申请人:美格纳半导体有限公司