高速串行数据恢复电路及其时序缓冲电路的制作方法
【专利摘要】本实用新型公开了一种高速串行数据恢复电路及其时序缓冲电路，通过与时钟恢复电路的配合，由时钟恢复电路提供恢复时钟和与恢复时钟相位差最大的时钟两个时钟信号给时序缓冲电路，由时序缓冲电路对过采样数据进行缓冲。最后，再由数据恢复电路根据恢复时钟和时序缓冲电路的输出进行数据恢复。通过时序缓冲电路对过采样数据的缓冲，避免了在高速串行数据进行数据恢复时对过采样数据的直接操作而容易导致的某些寄存器建立时间不足的问题从而达到最大限度的利用多次过采样的数据来进行精确的数据恢复。
【专利说明】高速串行数据恢复电路及其时序缓冲电路【技术领域】
[0001]本实用新型属于高速串行数据恢复领域，具体涉及在使用过采样进行数据恢复时使用的一种时序缓冲电路的设计。
【背景技术】
[0002]随着对大容量数据传输需求的不断增加，高速数据尤其是高速串行数据的传输，如USB，SATA, PC1-Express等得到了广泛的应用。
[0003]高速串行接口的本质是使用串行传输线进行高速串行数据的传输以减少传输的信号数量以节省成本，同时避免多个高速信号之间的相差(skew)引起的问题。然而，在芯片中对数据的处理还是对多个数据信号的并行处理以加强处理能力。因而，高速串行数据接口电路在发送时的并串转换和接收时的串并转换不可避免。同时，为减少传输的信号数量并避免相差引起的问题，通常高速串行数据接口电路仅传输数据信号而不传输时钟信号。因此，在高速串行数据接口的接收电路中，恢复时钟信号并将数据信号从串行数据线上正确接收转换为并行数据，即时钟与数据恢复电路，是高速串行接口电路的难点。
[0004]在时钟与数据恢复电路中，目前采用的最多的两种技术是相位追踪(Phasetracking)和过采样(blind sampling)技术。Blind sampling典型的电路如图1所示，由PLL (锁相环)产生η个等间隔的过采样时钟信号ck0，ckl，ck2,…，ck(n_l)(相邻两个时钟信号间隔时间为T, ckl比ckO延后时间T, ck2比ckl延后时间T,..., ckO比ck(n_l)延后时间T)。过采样电路对串行数据din根据时钟信号ckO, ckl, ck2,…，ck(n_l)进行过采样产生的对应数据为dO, dl, d2,…，d(n-l)。时钟恢复电路从η个时钟信号ckO，ckl, ck2,…，ck(n-l)中恢复出一个时钟信号ckm作为接收电路的时钟。数据恢复电路使用该恢复的时钟信号ckm从过采样数据dO, dl,…，d(n_l)中判决并恢复出正确的数据。
[0005]由于过采样数据d(m-l)是由时钟信号ck(m-l)产生，当使用恢复的时钟信号ckm对该数据处理时，将面临建立时间的难题。由于ck(m-l)和ckm的时间间隔为T，这要求过采样寄存器的ck->Q (输入时钟端到输出端的延迟)时间加上下一级寄存器的建立时间必须小于T。然而，由于串行数据速率的不断提高和过采样级数的增加，该建立时间的要求越来越难于满足，结果导致由ck(m-l)在过采样电路中得到的数据无法被数据恢复电路有效利用从而降低了 η倍过采样的效果。如图2所示，当串行数据速率为2.5GHz，过采样级数为8时，由PLL产生8个相位等间隔的2.5GHz时钟信号，也即是说，T为50ps。然而，建立时间小于50ps难于甚至无法实现，这将使得8倍过采样电路得到的数据只能有6个或7个过采样数据能够被数据恢复电路有效使用。
实用新型内容
[0006]为了克服现在数据恢复电路难以满足小建立时间要求的问题，本实用新型提出在高速串行数据恢复时，使用时序缓冲电路来解决该问题。[0007]为了达到上述目的，本实用新型的技术方案是提供一种高速串行数据恢复电路的时序缓冲电路，其包含:[0008]连接至过采样电路以接收所述过采样电路输出数据d0，dl，d2，…，d(n_l)的第
一输入端；
[0009]连接至时钟恢复电路以接收所述时钟恢复电路输出的恢复的时钟信号ckm和与其相位差最大的时钟信号的第二输入端；
[0010]根据所述恢复的时钟信号ckm和与其相位差最大的时钟信号，分别对所述过采样电路输出数据dO, dl, d2，…，d(n-l)中相应部分进行采样，来得到相应的采样数据db0，dbl，db2,...，db(n_l)的数据处理器；
[0011]以及，连接至数据恢复电路并向其发送所述采样数据db0，dbl，db2，…，db(n_l)
的输出端。
[0012]所述过采样电路，具有连接至锁相环以接收所述锁相环产生的η个等间隔的过采样时钟信号ckO, ckl, ck2,…，ck(n_l)的输入端；其中,相邻两个过采样时钟信号的间隔时间为T,即，ckl比ckO延后时间T, ck2比ckl延后时间T,..., ckO比ck(n-l)延后时间T。
[0013]所述时钟恢复电路，具有连接至所述锁相环以接收所述过采样时钟信号ck0，ckl，ck2,…，ck(n-l)的输入端；
[0014]所述时钟恢复电路，还具有从所述过米样时钟信号ckO, ckl, ck2,…,ck(n-l)中选择出所述恢复的时钟信号ckm和与其相位差最大的时钟信号的选择器。
[0015]所述数据恢复电路，具有根据所述恢复的时钟信号ckm，对所述采样数据db0，dbl，db2,…，db (n-Ι)进行数据恢复的数据恢复器。
[0016]所述时钟恢复电路具有第一时钟信号产生器，其在η为偶数时，得到的与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+n/2)模η)；
[0017]所述时序缓冲电路的数据处理器具有第一子处理器，其在η为偶数时，根据时钟信号ckm来采样数据dm，…，d ((m+n/2-l)模η)，并根据时钟信号ck ((m+n/2)模η)来采样数据d ((m+n/2)模n)，…，d((m_l)模η)，来获得相应的采样数据。
[0018]所述时钟恢复电路具有第二时钟信号产生器，其在η为奇数时，得到的与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+(n-l)/2)模η)；
[0019]所述时序缓冲电路的数据处理器具有第二子处理器，其在η为奇数时，根据时钟信号ckm来采样数据dm，…，d((m+ (n-l)/2-l)模n)，并根据时钟信号ck((m+(n-l)/2)模η)来采样数据d((m+ (n+l)/2-l)模n)，…，d((m_l)模η)，来获得相应的采样数据。
[0020]所述时钟恢复电路具有第三时钟信号产生器，其在η为奇数时，得到的与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+(n+l)/2)模η)；
[0021]所述时序缓冲电路的数据处理器具有第三子处理器，其在η为奇数时，根据时钟信号ckm来采样数据dm，…，d((m+ (n+l)/2-l)模n)，并根据时钟信号ck((m+(n+l)/2)模η)来采样数据d((m+ (n+l)/2+l)模n)，…，d((m_l)模η)，来获得相应的采样数据。
[0022]本实用新型的另一个技术方案是提供一种使用时序缓冲电路的高速串行数据恢复电路，其包含:
[0023]锁相环，产生η个等间隔的过采样时钟信号ck0，ckl，ck2,…，ck(n_l);其中，相邻两个过采样时钟信号的间隔时间为T ；
[0024]过采样电路，连接至所述锁相环来接收所述过采样时钟信号ck0，ckl，ck2,…，ck(n-l)，并据此对串行数据din进行过采样以产生对应的数据d0，dl，d2,…，d(n_l);
[0025]时钟恢复电路，连接至所述锁相环来接收所述过采样时钟信号ck0，ckl，ck2,…，ck(n-1)，并从中选择出恢复的时钟信号ckm和与其相位差最大的时钟信号；
[0026]时序缓冲电路，连接至所述过采样电路和时钟恢复电路，来对应接收所述数据d0，dl，d2，…，d(n-l)及所述恢复的时钟信号ckm和与其相位差最大的时钟信号，并据此进行过采样以形成相应的采样数据dbO, dbl, db2,…，db(n_l)；
[0027]数据恢复电路，连接至所述时序缓冲电路来接收所述采样数据dbO, dbl, db2,…，db (n-Ι)，并根据所述恢复的时钟信号ckm对其进行数据恢复。
[0028]所述时序缓冲电路中，上一级寄存器的ck_>Q时间加上建立时间，在η为偶数时小于(η+2)Τ /2，在η为奇数时小于(η+1)Τ/2;
[0029]所述数据恢复电路中，上一级寄存器ck_>Q时间加上建立时间，在η为偶数时小于ηΤ/2，在η为奇数时小于(η+1)Τ/2。
[0030]因此，与现有技术相比，本实用新型所述高速串行数据恢复的时序缓冲电路，其优点在于:通过与时钟恢复电路的配合，由时钟恢复电路提供恢复时钟和与恢复时钟相位差最大的时钟两个时钟信号给 时序缓冲电路，由时序缓冲电路对过采样数据进行缓冲。最后，再由数据恢复电路根据恢复时钟和时序缓冲电路的输出进行数据恢复。通过时序缓冲电路对过采样数据的缓冲，避免了在高速串行数据进行数据恢复时对过采样数据的直接操作而容易导致的某些寄存器建立时间不足的问题从而达到最大限度的利用多次过采样的数据来进行精确的数据恢复。
【专利附图】
【附图说明】
[0031]图1是【背景技术】中的时钟和数据恢复电路；
[0032]图2是【背景技术】中对建立时间的要求；
[0033]图3是本实用新型时序缓冲电路的示意图；
[0034]图4是应用本实用新型后对建立时间的要求。
【具体实施方式】
[0035]本实用新型在过采样电路和数据恢复电路中增加有时序缓冲电路。
[0036]如图3所示，由PLL (锁相环201)产生η个等间隔的过采样时钟信号ckO，ckl,ck2,…，ck(n-l)，其中，相邻两个时钟信号间隔时间为T，即，ckl比ckO延后时间T，ck2比ckl延后时间T,...，ckO比ck (n-Ι)延后时间T。
[0037]由时钟恢复电路205的选择器，从这η个等间隔过采样时钟信号ckO，ckl, ck2,…，ck(n-l)中选择出恢复的时钟信号ckm,和与ckm相位差最大的时钟信号:
[0038]即，具有第一时钟信号产生器，当η为偶数时，与ckm相位差最大的时钟信号为ck((m+n/2)模 η)；
[0039]还具有第二时钟信号产生器或第三时钟信号产生器，当η为奇数时，与ckm相位差最大的时钟信号为ck((m+(n-l)/2)模η)或ck ((m+(η+1)/2)模η)。[0040]由过采样电路202，对串行数据din根据时钟信号ckO，ckl, ck2,…，ck(n_l)进行过采样产生的对应数据为dO，dl，d2，…，d(n-l)。
[0041]时序缓冲电路203的数据处理器中，当n为偶数时，通过第一子处理器，采用时钟信号ckm来采样数据dm，…，(1(011+11/2-1)模11)，并采用时钟信号(^((111+11/2)模11)来采样数据 d ((m+n/2)模 n),…，d((m_l)模 n)。
[0042]当n为奇数时，通过第二子处理器，采用时钟信号ckm来采样数据dm，…，d((m+(n-1)/2-1)模 n)，并采用时钟信号 ck((m+(n-1)/2)模 n)来采样数据 d((m+ (n+1)/2-1)模 n),…，d((m-l)模 n)；
[0043]或者，通过第三子处理器，采用时钟信号ckm来采样数据dm，…，d((m+ (n+1)/2-1)模n)，并采用时钟信号ck((m+(n+1)/2)模n)来采样数据d((m+ (n+l)/2+l)模n)，…，d((m-l)模 n)。
[0044]数据恢复电路204的数据恢复器，再使用时钟信号ckm，对由时序缓冲电路203采样得到的数据输出dbO,…，db (n-Ι)进行数据恢复。
[0045]通过使用上述的时序缓冲电路203来进行缓冲，在该时序缓冲电路203中，对建立时间的要求是上一级寄存器ck->Q (输入时钟端到输出端的延迟)的时间加上建立时间，在n为偶数时小于(n+2)Τ /2或在n为奇数时小于(n+1)Τ/2。对数据恢复电路204的要求为上一级寄存器ck->Q的时间加上建立时间，在n为偶数时小于nΤ/2或在n为奇数时小于(n+1) Τ/2。这样，对建立时间的要求被极大地放宽了。
[0046]同样，以当串行数据速率为2.5GHz，过采样级数为8时为例，如图4所示，时序缓冲电路的要求为建立时间加上上一级寄存器ck->Q的时间，小于(8+2)T/2即5T=250ps，数据恢复电路204的要求为建立时间加上上一级寄存器ck->Q的时间，小于8T/2即4T=200ps。这将容易甚至可以通过自动布局布线实现。这样n倍过采样得到的n个数据都能够被数据恢复电路有效利用提高了数据恢复的精度。
[0047]尽管本实用新型的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本实用新型的限制。在本领域技术人员阅读了上述内容后，对于本实用新型的多种修改和替代都将是显而易见的。因此，本实用新型的保护范围应由所附的权利要求来限定。
【权利要求】
1.一种高速串行数据恢复电路的时序缓冲电路，其特征在于，所述时序缓冲电路(203)中，包含: 连接至过采样电路(202)以接收所述过采样电路(202)输出数据d0，dl，d2，…，d(n-l)的第一输入端； 连接至时钟恢复电路(205)以接收所述时钟恢复电路(205)输出的恢复的时钟信号ckm和与其相位差最大的时钟信号的第二输入端； 根据所述恢复的时钟信号ckm和与其相位差最大的时钟信号，分别对所述过采样电路(202)输出数据d0，dl，d2，…，d(n-l)中相应部分进行采样，来得到相应的采样数据db0，dbl，db2,...，db(n_l)的数据处理器； 以及，连接至数据恢复电路(204)并向其发送所述采样数据db0，dbl，db2，…，db(n-l)的输出端。
2.如权利要求1所述的时序缓冲电路，其特征在于， 所述过采样电路(202)，具有连接至锁相环(201)以接收所述锁相环(201)产生的η个等间隔的过采样时钟信号ckO, ckl, ck2,…，ck(n_l)的输入端；其中,相邻两个过采样时钟信号的间隔时间为T，即，ckl比ckO延后时间T, ck2比ckl延后时间T,...，ckO比ck(n-l)延后时间T。
3.如权利要求2所述的时序缓冲电路，其特征在于， 所述时钟恢复电路(205)，具有连接至所述锁相环(201)以接收所述过采样时钟信号ckO, ckl, ck2,…，ck(n_l)的输入端； 所述时钟恢复电路(205)，还具有从所述过采样时钟信号ckO，ckl, ck2,…，ck(n-l)中选择出所述恢复的时钟信号ckm和与其相位差最大的时钟信号的选择器。
4.如权利要求1所述的时序缓冲电路，其特征在于， 所述数据恢复电路(204)，具有根据所述恢复的时钟信号ckm，对所述采样数据db0，dbl，db2,…，db (η-1)进行数据恢复的数据恢复器。
5.如权利要求3所述的时序缓冲电路，其特征在于， 所述时钟恢复电路(205)具有第一时钟信号产生器，其在η为偶数时，得到的与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+n/2)模η)； 所述时序缓冲电路(203)的数据处理器具有第一子处理器，其在η为偶数时，根据时钟信号ckm来采样数据dm，…，d ((m+n/2-l)模η)，并根据时钟信号ck ((m+n/2)模η)来采样数据d ((m+n/2)模n)，…，d((m_l)模η)，来获得相应的采样数据。
6.如权利要求3所述的时序缓冲电路，其特征在于， 所述时钟恢复电路(205)具有第二时钟信号产生器，其在η为奇数时，得到的与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+(n-l)/2)模η)； 所述时序缓冲电路(203)的数据处理器具有第二子处理器，其在η为奇数时，根据时钟信号ckm来采样数据dm，…，d((m+ (n_l )/2-1)模η)，并根据时钟信号ck ((m+(n_l)/2)模η)来采样数据d((m+ (n+l)/2-l)模n)，…，d((m_l)模η)，来获得相应的采样数据。
7.如权利要求3所述的时序缓冲电路，其特征在于， 所述时钟恢复电路(205)具有第三时钟信号产生器，其在η为奇数时，得到的与所述恢复的时钟信号ckm相位差最大的时钟信号为 ck((m+(n+l)/2)模η)；所述时序缓冲电路(203)的数据处理器具有第三子处理器，其在η为奇数时，根据时钟信号ckm来采样数据dm，…，d((m+ (n+l)/2-l)模n)，并根据时钟信号ck((m+(n+l)/2)模η)来采样数据d((m+ (n+l)/2+l)模n)，…，d((m_l)模η)，来获得相应的采样数据。
8.一种使用时序缓冲电路的高速串行数据恢复电路，其特征在于，包含: 锁相环(201)，产生η个等间隔的过采样时钟信号ckO，ckl, ck2,…，ck(n_l);其中，相邻两个过采样时钟信号的间隔时间为T ； 过采样电路(202)，连接至所述锁相环(201)来接收所述过采样时钟信号ckO，ckl,ck2,…，ck(n-l)，并据此对串行数据din进行过采样以产生对应的数据dO, dl, d2，…，d(n-l)； 时钟恢复电路(205)，连接至所述锁相环(201)来接收所述过采样时钟信号ckO，ckl,ck2,…，ck(n-l),并从中选择出恢复的时钟信号ckm和与其相位差最大的时钟信号； 时序缓冲电路(203 )， 连接至所述过采样电路(202 )和时钟恢复电路(205 )，来对应接收所述数据d0，dl, d2,…，d(n-l)及所述恢复的时钟信号ckm和与其相位差最大的时钟信号，并据此进行过采样以形成相应的采样数据db0，dbl，db2，…，db(n-l)； 数据恢复电路(204)，连接至所述时序缓冲电路(203)来接收所述采样数据dbO, dbl, db2,…，db (η-1)，并根据所述恢复的时钟信号ckm对其进行数据恢复。
【文档编号】H03L7/07GK203399083SQ201320427789
【公开日】2014年1月15日 申请日期:2013年7月18日 优先权日:2013年7月18日
【发明者】戴颉, 职春星 申请人:灿芯半导体(上海)有限公司