抗闩锁效应的cmos电路结构的制作方法
【专利摘要】本实用新型公开了一种抗闩锁效应的CMOS电路结构，包括位于下部的P+硅底层和位于上部的P+外延层，该P+外延层上设有P肼和N肼，所述P肼的下部从内到外依次包裹有一层第一N型掺杂层和一层第一P型掺杂层；所述N肼的下部从内到外依次包裹有一层第二P型掺杂层和一层第二N型掺杂层；以及，该第一N型掺杂层和该第二N型掺杂层通过该第一P型掺杂层隔离开；该第二P型掺杂层和该第一P型掺杂层通过该第二N型掺杂层隔离开。本实用新型的优点是：能够有效降低闩锁效应发生几率。
【专利说明】抗闩锁效应的CMOS电路结构
【技术领域】
[0001]本实用新型涉及电子元件【技术领域】，尤其是涉及一种抗闩锁效应的CMOS电路结构。
【背景技术】
[0002]通常，CMOS电路是由很多P沟道场效应管和N沟道场效应管组成的，在实际制备中，多将P管和N管采用间隔分布，且二者中间以浅槽隔离，从而一定程度上避免了闩锁效应的发生。然而，这样的结构无法完全避免闩锁效应的发生。换句话说，闩锁效应是CMOS工艺所特有的寄生效应，严重时会导致电路失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的N-P-N-P结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。
实用新型内容
[0003]本实用新型的目的是提供一种抗闩锁效应的CMOS电路结构，它具有能够有效降低闩锁效应发生几率的特点。
[0004]本实用新型所采用的技术方案是:抗闩锁效应的CMOS电路结构，包括位于下部的P+硅底层和位于上部的P+外延层，该P+外延层上设有P肼和N肼，
[0005]—所述P肼的下部从内到外依次包裹有一层第一N型掺杂层和一层第一 P型掺杂层；
[0006]—所述N肼的下部从内到外依次包裹有一层第二P型掺杂层和一层第二 N型掺杂层；以及
[0007]该第一 N型掺杂层和该第二 N型掺杂层通过该第一 P型掺杂层隔离开。
[0008]所述第二 P型掺杂层和该第一 P型掺杂层通过该第二 N型掺杂层隔离开。
[0009]所述第一 N型掺杂层和第二 N型掺杂层材质相同。
[0010]所述第一 P型掺杂层和第二 P型掺杂层材质相同。
[0011]本实用新型所具有的优点是:能够有效降低闩锁效应发生几率。本实用新型的抗闩锁效应的CMOS电路增加了掺杂层，N型掺杂层包裹在P阱周围。由于形成闩锁效应的必要条件是电子从P阱的N型重掺杂区经过P区到达N阱，同时空穴从N阱的P型重掺杂区经过N区流向P阱，有了新增的掺杂层，在电子到N阱之前需要依次经过相邻的N，P两层，NP之间的内建电场排斥电子从N到P方向的移动，阻止电子不容易跑到N阱，把电子隔离在P型外延层中，同理对于空穴需依次经过P，N两层，因为内建电场排斥这个方向的空穴转移，所以本结构有效地切断了闩锁效应发生的必要回路，有效遏制了闩锁效应的发生。
【专利附图】
【附图说明】
[0012]下面结合附图和实施例对本实用新型进一步说明:
[0013]图1是本实用新型的实施例1的抗闩锁效应的CMOS电路结构的主视剖视图；[0014]图2是图1的俯视图；
[0015]图3是本实用新型的实施例2的抗闩锁效应的CMOS电路结构的主视剖视图；
[0016]图4是图3的俯视图。
[0017]图中:10、P+硅底层；20、P+外延层；30、P肼；40、N肼；51、第一 N型掺杂层，52、第
二 N型掺杂层；61、第一 P型掺杂层，62、第二 P型掺杂层。
【具体实施方式】
[0018]实施例1
[0019]见图1和图2所示:抗闩锁效应的CMOS电路结构，包括位于下部的P+硅底层10和位于上部的P+外延层20，该P+外延层20上设有P肼30和N肼40。进一步的讲，该P肼30的下部从内到外依次包裹有一层第一 N型掺杂层51和一层第一 P型掺杂层61。S卩，该第一 N型掺杂层51呈碗状包裹在该P肼30的下部，该第一 P型掺杂层61亦可呈碗状包裹在该第一 N型掺杂层51外部。该N肼40的下部从内到外依次包裹有一层第二 P型掺杂层62和一层第二 N型掺杂层52。S卩，该第二 P型掺杂层62呈碗状包裹在该N肼40的下部，该第二 N型掺杂层52呈碗状包裹在该第二 P型掺杂层62的外部。以及，该第一 N型掺杂层51和该第二 N型掺杂层52通过该第一 P型掺杂层61隔离开。前述抗闩锁效应的CMOS电路结构亦可称为形成非完全包围结构。
[0020]更进一步的讲，该第一 N型掺杂层51和第二 N型掺杂层52材质相同。亦即，该第一 N型掺杂层51和第二 N型掺杂层52可以为相同的掺杂层。该第一 P型掺杂层61和该第二 P型掺杂层62材质相同。亦即，该第一 P型掺杂层61和该第二 P型掺杂层62可以为相同的掺杂层。
[0021]实施例2
[0022]见图3和图4所示，与实施例1的区别在于:在实施例1的基础上，该第二 P型掺杂层62和该第一 P型掺杂层61通过该第二 N型掺杂层52隔离开。此时，该闩锁效应的CMOS电路结构亦可称为形成完全包围结构。
[0023]综上所述，本实用新型的抗闩锁效应的CMOS电路结构用PN区单向导通截止的特性防止寄生P型管和寄生N型管的基极和集电极互相连接，并且无需增加和新增掺杂区相连的电源，省略了 STI工艺的浅槽，但增加了新的掺杂层。由于新的掺杂层将底部也包围起来，而STI浅槽只是将侧面包围了起来，所以可以认为即使本实用新型的抗闩锁效应的CMOS电路结构可能会占用更大的面积，但从理论上讲，本结构在达到击穿电压之前并不发生遂穿的情况下可以完全阻止闩锁效应的发生，相比现有结构更有效地阻止闩锁效应的发生，对高电平提升(如CPU超频)和因为集成度提高后更有可能出现的漏电流，本实用新型的结构具有比现有结构在维持电路正常工作方面有更优良的性质。也可以说，本实用新型的抗闩锁效应的CMOS电路结构在原有CMOS电路结构上添加一层掺杂层包住其中一个阱，隔离双阱阻断寄生PMOS管和寄生NMOS管。
[0024]需要说明的是，N区和P区交换属于本实用新型结构的等效变换。即，如果衬底是P型的，那么外延层也是P型的，在这种情况下制作N沟道MOS管可以用一个N型层包裹(或半包裹)这个MOS的P型部分；如果衬底是N型的，那么就用P型层包裹P沟道MOS管的N型部分。并且半包围结构或者全包围结构也属于本实用新型的结构。[0025]本实用新型实际上提供了一个能够降低闩锁效应触发几率的方案，这个方案是:如果衬底是P型的,那么外延层也是P型的,在这种情况下制作N沟道MOS管可以用一个N型层包裹(或半包裹)这个MOS的P型部分；如果衬底是N型的，那么就用P型层包裹P沟道MOS管的N型部分。
[0026]以上所述仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的【技术领域】，均同理包括在本实用新型的专利保护范围内。
【权利要求】
1.抗闩锁效应的CMOS电路结构，包括位于下部的P+硅底层(10)和位于上部的P+外延层(20)，该P+外延层(20)上设有P肼(30)和N肼(40)，其特征在于: —所述P肼(30)的下部从内到外依次包裹有一层第一 N型掺杂层(51)和一层第一P型掺杂层(61)； —所述N肼(40)的下部从内到外依次包裹有一层第二 P型掺杂层(62)和一层第二N型掺杂层(52);以及 该第一 N型掺杂层(51)和该第二 N型掺杂层(52)通过该第一 P型掺杂层(61)隔离开。
2.根据权利要求1所述的抗闩锁效应的CMOS电路结构，其特征在于:所述第二P型掺杂层(62)和该第一 P型掺杂层(61)通过该第二 N型掺杂层(52)隔离开。
3.根据权利要求1或2所述的抗闩锁效应的CMOS电路结构，其特征在于:所述第一N型掺杂层(51)和第二 N型掺杂层(52)材质相同。
4.根据权利要求1或2所述的抗闩锁效应的CMOS电路结构，其特征在于:所述第一P型掺杂层(61)和第二 P型掺杂层(62)材质相同。
【文档编号】H03K19/0948GK203504529SQ201320660997
【公开日】2014年3月26日 申请日期:2013年10月23日 优先权日:2013年10月23日
【发明者】贺阳 申请人:贺阳