作为标准微控制器的集成型外围设备的模拟信号兼容的cmos开关的制作方法
【专利摘要】至少一个模拟信号兼容的互补金属氧化物半导体CMOS开关电路与数字逻辑电路一起并入集成电路中。所述集成电路可进一步包括用于控制用于切换例如音频、视频、串行通信等模拟信号的所述至少一个模拟信号兼容的CMOS开关的操作的数字处理器及存储器，例如微控制器、微处理器、数字信号处理器DSP、可编程逻辑阵列PLA、专用集成电路ASIC等等。所述至少一个模拟信号兼容的CMOS开关可具有通过逻辑“0”或逻辑“1”的单一数字控制信号控制的第一状态及第二状态，例如单掷“接通”或“关断”，或a或b所共有的双掷。
【专利说明】作为标准微控制器的集成型外围设备的模拟信号兼容的
CMOS开关
【技术领域】
[0001]本发明涉及集成电路微控制器，且更特定来说，涉及一种具有可作为其集成型外围设备进行控制的至少一个模拟信号兼容的CMOS开关的集成电路微控制器。
【背景技术】
[0002]在现代电子装置中需要模拟切换功能。当电子装置中需要模拟切换功能时，可使用离散组件执行此类模拟功能且通过来自数字电路(例如，电子装置中的数字处理器)的数字逻辑电平信号控制所述离散组件。或使用混合信号(模拟电路及数字电路)集成电路，其中模拟输入信号被转换成数字格式，通过所述混合信号集成电路的数字部分加以处理且接着转换回到模拟输出信号。前者需要若干离散组件及增加印刷电路板的大小。后者需要复杂且昂贵的混合信号集成电路、快速计算能力且具有高电力需求。
【发明内容】
[0003]因此，需要一种集成电路装置，其可切换及控制外部模拟信号且位于低成本及低电力消耗的小型封装中。
[0004]根据一实施例，一种集成电路装置可包括:数字处理器；存储器，其耦合到所述数字处理器；及至少一个模拟信号兼容的单极单掷互补金属氧化物半导体(CMOS)开关，其耦合到数字控制器且由数字控制器控制，其中所述至少一个模拟信号兼容的单极单掷CMOS开关在数字处理器对其断言处于第一逻辑电平的控制信号时具有第一节点与第二节点之间的低阻抗，且在数字处理器对其断言处于第二逻辑电平的控制信号时具有所述第一节点与所述第二节点之间的高阻抗。
[0005]根据进一步实施例，第一逻辑电平为逻辑电平高且第二逻辑电平为逻辑电平低。根据进一步实施例，所述第一逻辑电平为逻辑电平低且所述第二逻辑电平为逻辑电平高。根据进一步实施例，至少一个模拟信号兼容的单极单掷CMOS开关为多个模拟信号兼容的单极单掷CMOS开关。
[0006]根据进一步实施例，至少一个模拟信号兼容的单极单掷CMOS开关可包括:P沟道金属氧化物半导体(P-MOS)晶体管，其具有源极、栅极及漏极；N沟道金属氧化物半导体(N-MOS)晶体管，其具有源极、栅极及漏极；及反相器；其中:P-M0S晶体管的漏极耦合到N-MOS晶体管的源极及第一节点，P-MOS晶体管的源极耦合到N-MOS晶体管的漏极及第二节点，P-MOS晶体管的栅极及所述反相器的输入耦合到数字处理器的数字控制输出，且N-MOS晶体管的栅极耦合到所述反相器的输出。
[0007]根据进一步实施例，数字处理器为微控制器。根据进一步实施例，数字处理器为选自由微处理器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)及专用集成电路(ASIC)组成的群组。根据进一步实施例，集成电路封装围封所述集成电路装置，其中第一节点及第二节点为所述集成电路封装上的连接件。
[0008]根据另一实施例，一种集成电路装置可包括:数字处理器；存储器，其耦合到所述数字处理器；及至少一个模拟信号兼容的单极双掷互补金属氧化物半导体(CMOS)开关，其耦合到所述数字控制器且由所述数字处理器控制，其中所述至少一个模拟信号兼容的单极双掷CMOS开关在数字处理器对其断言处于第一逻辑电平的控制信号时具有第一节点与第二节点之间的低阻抗及所述第一节点与第三节点之间的高阻抗，且在数字处理器对其断言处于第二逻辑电平的控制信号时具有所述第一节点与所述第二节点之间的高阻抗及所述第一节点与所述第三节点之间的低阻抗。
[0009]根据进一步实施例，第一逻辑电平为逻辑电平高且第二逻辑电平为逻辑电平低。根据进一步实施例，第一逻辑电平为逻辑电平低且第二逻辑电平为逻辑电平高。根据进一步实施例，至少一个模拟信号兼容的单极双掷CMOS开关为多个模拟信号兼容的单极双掷CMOS开关。
[0010]根据进一步实施例，单极双掷CMOS开关可包括:第一 P沟道金属氧化物半导体(P-MOS)晶体管，其具有源极、栅极及漏极；第二 P沟道金属氧化物半导体(P-MOS)晶体管，其具有源极、栅极及漏极；第一 N沟道金属氧化物半导体(N-MOS)晶体管，其具有源极、栅极及漏极；第二 N沟道金属氧化物半导体(N-MOS)晶体管，其具有源极、栅极及漏极；第一反相器；及第二反相器；其中:第一 P-MOS晶体管的漏极耦合到第一 N-MOS晶体管的源极及所述第一节点，第一P-MOS晶体管的源极耦合到第一N-MOS晶体管的漏极及所述第二节点，第一 P-MOS晶体管的栅极及所述第一反相器的输入耦合到所述数字处理器的数字控制输出，第一N-MOS晶体管的栅极耦合到所述第一反相器的输出，第二P-MOS晶体管的漏极耦合至IJ第二 N-MOS晶体管的源极及所述第一节点，第二 P-MOS晶体管的源极耦合到第二 N-MOS晶体管的漏极及所述第三节点，第二 N-MOS晶体管的栅极及所述第二反相器的输入耦合到所述数字处理器的数字控制输出，且第二 P-MOS晶体管的栅极耦合到所述第二反相器的输出。
[0011]根据进一步实施例，数字处理器为微控制器。根据进一步实施例，数字处理器选自由微处理器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)及专用集成电路(ASIC)组成的群组。根据进一步实施例，集成电路封装围封所述集成电路装置，其中第一节点、第二节点及第三节点为所述集成电路封装上的连接件。
[0012]根据又另一实施例，一种集成电路装置可包括:数字处理器；存储器，其耦合到所述数字处理器；及至少一个模拟信号兼容的单极互补金属氧化物半导体(CMOS)开关，其耦合到数字控制器且由数字控制器控制，其中所述至少一个模拟信号兼容的单极CMOS开关在数字处理器对其断言处于第一逻辑电平的控制信号时具有第一节点与第二节点之间的高阻抗及所述第一节点与第三节点之间的低阻抗，在数字处理器对其断言处于第二逻辑电平的控制信号时具有所述第一节点与所述第二节点之间的高阻抗及所述第一节点与所述第三节点之间的高阻抗，在数字处理器对其断言处于第三逻辑电平的控制信号时具有所述第一节点与所述第二节点之间的低阻抗及所述第一节点与所述第三节点之间的低阻抗，且在数字处理器对其断言处于第四逻辑电平的控制信号时具有所述第一节点与所述第二节点之间的低阻抗及所述第一节点与所述第三节点之间的高阻抗。
[0013]根据进一步实施例，第一逻辑电平为二进制00，第二逻辑电平为二进制01，第三逻辑电平为二进制10，且第四逻辑电平为二进制11。根据进一步实施例，至少一个模拟信号兼容的单极CMOS开关为多个模拟信号兼容的单极CMOS开关。
[0014]根据进一步实施例，单极CMOS开关可包括:第一 P沟道金属氧化物半导体(P-MOS)晶体管，其具有源极、栅极及漏极；第二 P沟道金属氧化物半导体(P-MOS)晶体管，其具有源极、栅极及漏极；第一 N沟道金属氧化物半导体(N-MOS)晶体管，其具有源极、栅极及漏极；第二 N沟道金属氧化物半导体(N-MOS)晶体管，其具有源极、栅极及漏极；第一反相器；及第二反相器；其中:第一 P-MOS晶体管的漏极耦合到第一 N-MOS晶体管的源极及所述第一节点，第一 P-MOS晶体管的源极耦合到第一 N-MOS晶体管的漏极及所述第二节点；第一 P-MOS晶体管的栅极及所述第一反相器的输入耦合到所述数字处理器的第一数字控制输出；第一 N-MOS晶体管的栅极耦合到所述第一反相器的输出；第二 P-MOS晶体管的漏极耦合到第二 N-MOS晶体管的源极及所述第一节点；第二 P-MOS晶体管的源极耦合到第二N-MOS晶体管的漏极及所述第三节点；第二 N-MOS晶体管的栅极及所述第二反相器的输入耦合到所述数字处理器的第二数字控制输出，且第二 P-MOS晶体管的栅极耦合到所述第二反相器的输出。
[0015]根据进一步实施例，数字处理器为微控制器。根据进一步实施例，集成电路封装围封所述集成电路装置，其中第一节点、第二节点及第三节点为所述集成电路封装上的连接件。
【专利附图】
【附图说明】
[0016]通过参考结合附图进行的下文描述，可获得本发明的更全面理解；
[0017]图1为根据本发明的教示包括数字处理器、存储器及用于切换模拟信号的至少一个模拟信号兼容的CMOS开关的集成电路装置的示意框图；
[0018]图2为根据本发明的教示包括数字处理器、存储器及用于切换模拟信号的至少一个模拟信号兼容的CMOS开关的另一集成电路装置的示意框图；
[0019]图3为根据本发明的特定实例实施例通过一位数字控制信号控制的模拟信号兼容的二状态单极单掷(SPST)CMOS开关的示意图；
[0020]图4为根据本发明的另一特定实例实施例通过一位数字控制信号控制的模拟信号兼容的二状态单极双掷(sroT)CMOs开关的示意图；及
[0021]图5为根据本发明的又另一特定实例实施例通过二位数字控制信号控制的模拟信号兼容的多达四状态单极双掷(sroT)CMOs开关的示意图。
[0022]尽管本发明易于经受各种修改及替代形式，但在图式中已展示且在本文详细描述本发明的特定实例实施例。然而，应理解，本文对特定实例实施例的描述并不旨在将本发明限制于本文揭示的特定形式，而是相反，本发明涵盖如通过所附权利要求书界定的全部修改及等效物。
【具体实施方式】
[0023]至少一个集成电路模拟信号兼容的互补金属氧化物半导体(CMOS)开关电路与数字逻辑电路一起并入集成电路中。集成电路可进一步包括用于控制用于切换模拟信号(例如，音频、视频、串行通信等等)的至少一个模拟信号兼容的CMOS开关的操作的数字处理器及存储器，例如微控制器、微处理器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)、专用集成电路(ASIC)等等。至少一个模拟信号兼容的CMOS开关可具有通过逻辑“O”或逻辑“I”的单一数字控制信号控制的第一状态及第二状态，例如，单掷“接通”或“关断”，或为a或b所共有的双掷。至少一个模拟信号兼容的CMOS开关还可具有通过00、01、10或11逻辑电平的二位数字控制信号控制的多达四种状态，例如，双掷关断-无连接，及为a或b所共有或以上两者。可使用标准低成本、最小空间及低电力消耗CMOS单元在集成电路装置中实施至少一个模拟信号兼容的CMOS开关。至少一个模拟信号兼容的CMOS开关经调适以基于来自数字处理器的逻辑而切换外部模拟信号。使用集成电路装置的集成电路封装连接件(例如，引脚或球状凸块)将至少一个模拟信号兼容的CMOS开关耦合到外部模拟信号。
[0024]现在参考图式，示意性地说明特定实例实施例的细节。在图式中，相同的元件将由相同的数字表示，且相似的元件将由具有不同小写字母下标的相同数字表示。
[0025]参考图1，描绘根据本发明的教示包括数字处理器、存储器及用于切换模拟信号的至少一个模拟信号兼容的CMOS开关的集成电路装置的示意框图。集成电路(IC)装置102包括数字处理器104、存储器106及至少一个模拟信号兼容的CMOS开关108。多个模拟信号兼容的CMOS开关(例如，开关110及112)也可包含于IC装置102内。至少一个模拟信号兼容的CMOS开关108(110及112)使用维持至少一个CMOS开关108的两种状态中的一者(例如，“关断”或“接通”或位置a或b)的单一位数字逻辑控制信号SWxEN控制(分别使用逻辑“O”或逻辑“I”控制信号SWxEN控制)。
[0026]举例来说，数字处理器104可为(但不限于)微控制器、微处理器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)、专用集成电路(ASIC)及其类似物。存储器106可为用于存储程序信息及/或数据以结合数字处理器104运行的易失性及/或非易失性存储器。IC装置102可未经封装或封装于任何类型的IC封装中。外部连接件、GP1经提供以耦合到待通过至少一个模拟信号兼容的CMOS开关108(110及112)切换的外部模拟信号。每一模拟信号兼容的CMOS开关包括至少一个P沟道金属氧化物半导体(P-MOS)晶体管及至少一个N沟道金属氧化物半导体(N-MOS)晶体管，因此形成互补金属氧化物半导体(CMOS)开关。至少一个模拟信号兼容的CMOS开关为对模拟信号不敏感的电压极性。经切换的模拟信号在电压及/或电流方面可如P-MOS及N-MOS晶体管能够处置一般大。模拟信号兼容的CMOS开关108为单极单掷开关；模拟信号兼容的CMOS开关110为二位置单极双掷开关；且模拟信号兼容的CMOS开关112为多达四位置单极双掷开关；如下文更全面描述。
[0027]参考图2，描绘根据本发明的教示包括数字处理器、存储器及用于切换模拟信号的至少一个模拟信号兼容的CMOS开关的另一集成电路装置的示意框图。集成电路(IC)装置202包括数字处理器204、存储器206及至少一个模拟信号兼容的双极CMOS开关208。多个双极模拟信号兼容的CMOS开关(例如，开关210)也可包含于IC装置202内。至少一个模拟信号兼容的双极CMOS开关208 (及210)使用维持至少一个模拟信号兼容的双极CMOS开关108的两种状态中的一者(例如，“关断”或“接通”或位置a或b)的单一位数字逻辑控制信号SWxEN控制(分别使用逻辑“O”或逻辑“I”控制信号SWxEN控制)。
[0028]举例来说，数字处理器204可为(但不限于)微控制器、微处理器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)、专用集成电路(ASIC)及类似物。存储器206可为用于存储程序信息及/或数据以结合数字处理器204运行的易失性及/或非易失性存储器。IC装置202可未经封装或封装于任何类型的IC封装中。外部连接件、GP1 (节点)经提供以耦合到待通过至少一个模拟信号兼容的CMOS开关208 (及210)切换的外部模拟信号。每一模拟信号兼容的CMOS双极开关包括至少一个P沟道金属氧化物半导体(P-MOS)晶体管及至少一个N沟道金属氧化物半导体(N-MOS)晶体管，因此形成互补金属氧化物半导体(CMOS)开关。至少一个模拟信号兼容的双极CMOS开关为对模拟信号不敏感的电压极性。经切换的模拟信号在电压及/或电流方面可如P-MOS及N-MOS晶体管能够处置一般大。模拟信号兼容的双极CMOS开关208为双极单掷开关；且模拟信号兼容的CMOS开关210为二位置双极双掷开关；如下文更全面描述。具有两极以上(例如，三极、四极、五极等等)的模拟信号兼容的CMOS开关可使用单一数字控制信号SwxEN来控制是可预期的且在本发明的范围内。
[0029]参考图3，描绘根据本发明的特定实例实施例通过一位数字控制信号控制的模拟信号兼容的二状态单极单掷(SPST)CMOS开关的示意图。模拟信号兼容的CMOS开关108包括如图3中展示般连接的P沟道MOS (P-MOS)晶体管220、N沟道MOS (N-MOS)晶体管222及数字逻辑反相器224。在数字逻辑控制信号SWxEN处于逻辑“O”时，晶体管220及222两者均关断，且在信号节点GP1a与GP1b之间具有很高的阻抗。
[0030]在数字逻辑控制信号SWxEN处于逻辑“I”时，晶体管220及222两者均接通且在信号节点GP1a与GP1b之间具有低阻抗。因此，模拟信号兼容的CMOS开关108连接或断开在信号节点GP1a与GP1b之间的任何极性的模拟信号。P-MOS晶体管220、N_M0S晶体管222及反相器224易于以低成本及最小空间要求实施于标准数字集成电路上。图3中展示的电路为根据本发明的教示的所预期的且在本文进一步论述的更复杂模拟信号兼容的CMOS开关的基本构造块。
[0031]参考图4，描绘根据本发明的另一特定实例实施例通过一位数字控制信号控制的模拟信号兼容的二状态单极双掷(sroT)模拟信号兼容的CMOS开关的示意图。模拟信号兼容的CMOS开关110包括如图4中展示般连接的P沟道MOS (P-MOS)晶体管220及226、N沟道MOS(N-MOS)晶体管222及228以及数字逻辑反相器224及230。在数字逻辑控制信号SWxEN处于逻辑“O”时，晶体管220及222关断，且晶体管226及228接通。因此，在信号节点GP1a与GP1b之间存在高阻抗，且在信号节点GP1a与GP1c之间存在低阻抗。
[0032]在数字逻辑控制信号SWxEN处于逻辑“I”时，晶体管220及222接通且晶体管226及228关断。因此，在信号节点GP1a与GP1c之间存在高阻抗，且在信号节点GP1a与GP1b之间存在低阻抗。因此，CMOS开关110连接或断开在信号节点GP1a与GP1b或GP1a与GP1c (单极双掷-STOT)之间的任何极性的模拟信号。P-M0S晶体管220及226、N-MOS晶体管222及228以及反相器224及230易于以低成本及最小空间要求实施于标准数字集成电路上。
[0033]参考图5，描绘根据本发明的又另一特定实例实施例通过二位数字控制信号控制的模拟信号兼容的多达四状态单极双掷(sroT)模拟信号兼容的CMOS开关的示意图。模拟信号兼容的CMOS开关112包括如图4中展示般连接的P沟道MOS (P-MOS)晶体管220及226、N沟道MOS (N-MOS)晶体管222及228以及数字逻辑反相器224及230。在第一数字逻辑控制信号SWxEN处于逻辑“O”时，晶体管220及222关断，且在第二数字逻辑控制信号SffyEN处于逻辑“O”时，晶体管226及228接通。因此，在信号节点GP1a与GP1b之间存在高阻抗，且在信号节点GP1a与GP1c之间存在低阻抗。
[0034]在第一数字逻辑控制信号SWxEN处于逻辑“O”时，晶体管220及222关断，且在第二数字逻辑控制信号SWyEN处于逻辑“I”时，晶体管226及228关断。因此，在信号节点GP1a与GP1b之间存在高阻抗，且在信号节点GP1a与GP1c之间存在高阻抗。
[0035]在第一数字逻辑控制信号SWxEN处于逻辑“I”时，晶体管220及222接通，且在第二数字逻辑控制信号SWyEN处于逻辑“O”时，晶体管226及228接通。因此，在信号节点GP1a与GP1b之间存在低阻抗，且在信号节点GP1a与GP1c之间存在低阻抗。
[0036]在第一数字逻辑控制信号SWxEN处于逻辑“I”时，晶体管220及222接通，且在第二数字逻辑控制信号SWyEN处于逻辑“I”时，晶体管226及228关断。因此，在信号节点GP1a与GP1b之间存在低阻抗，且在信号节点GP1a与GP1c之间存在高阻抗。
[0037]因此，CMOS开关112连接或断开在信号节点GP1a与GP1b及/或GP1a与GP1c之间的任何极性的模拟信号。P-MOS晶体管220及226、N-M0S晶体管222及228以及反相器224及230易于以低成本及最小空要求制造于标准数字集成电路上。
[0038]通过第一数字逻辑控制信号SWxEN及/或第二数字逻辑控制信号SWyEN控制的多个极可通过使用共同控制输入及相应GP1输出而用图3、图4及图5中展示的CMOS开关电路来实施是可预期的且在本发明的范围内。
[0039]尽管已通过参考本发明的实例实施例描绘、描述及界定本发明的实施例，但此类参考不暗示对本发明的限制，且推断不出此限制。如所属领域的一般技术人员及获益于本
【发明者】将想到，所揭示的标的物在形式及功能上能够具有大量修改、变更及等效物。所描绘及描述的本发明的实施例仅为实例，且不是本发明范围的详尽内容。
【权利要求】
1.一种集成电路装置，其包括: 数字处理器； 存储器，其耦合到所述数字处理器；及 至少一个模拟信号兼容的信号单极单掷互补金属氧化物半导体CMOS开关，其耦合到所述数字处理器且由所述数字处理器控制，其中所述至少一个模拟信号兼容的单极单掷CMOS开关: 在所述数字处理器对其断言处于第一逻辑电平的控制信号时具有第一节点与第二节点之间的低阻抗，及 在所述数字处理器对其断言处于第二逻辑电平的所述控制信号时具有所述第一节点与所述第二节点之间的高阻抗。
2.根据权利要求1所述的集成电路，其中所述第一逻辑电平为逻辑电平高且所述第二逻辑电平为逻辑电平低。
3.根据权利要求1所述的集成电路，其中所述第一逻辑电平为逻辑电平低且所述第二逻辑电平为逻辑电平高。
4.根据权利要求1所述的集成电路，其中所述至少一个模拟信号兼容的单极单掷CMOS开关为多个模拟信号兼容的单极单掷CMOS开关。
5.根据权利要求1所述的集成电路，其中所述至少一个模拟信号兼容的单极单掷CMOS开关包括: P沟道金属氧化物半导体P-MOS晶体管，其具有源极、栅极及漏极； N沟道金属氧化物半导体N-MOS晶体管，其具有源极、栅极及漏极；及 反相器； 其中: 所述P-MOS晶体管的所述漏极耦合到所述N-MOS晶体管的所述源极及所述第一节点，所述P-MOS晶体管的所述源极耦合到所述N-MOS晶体管的所述漏极及所述第二节点，所述P-MOS晶体管的所述栅极及所述反相器的输入耦合到所述数字处理器的数字控制输出，且 所述N-MOS晶体管的所述栅极耦合到所述反相器的输出。
6.根据权利要求1所述的集成电路，其中所述数字处理器为微控制器。
7.根据权利要求1所述的集成电路，其进一步包括围封所述集成电路装置的集成电路封装，其中所述第一节点及第二节点为所述集成电路封装上的连接件。
8.一种集成电路装置，其包括: 数字处理器； 存储器，其耦合到所述数字处理器；及 至少一个模拟信号兼容的单极双掷互补金属氧化物半导体CMOS开关，其耦合到所述数字处理器且由所述数字处理器控制，其中所述至少一个模拟信号兼容的单极双掷CMOS开关: 在所述数字处理器对其断言处于第一逻辑电平的一控制信号时具有第一节点与第二节点之间的低阻抗及所述第一节点与第三节点之间的高阻抗，及 在所述数字处理器对其断言处于第二逻辑电平的控制信号时具有所述第一节点与所述第二节点之间的高阻抗及所述第一节点与所述第三节点之间的低阻抗。
9.根据权利要求8所述的集成电路，其中所述第一逻辑电平为逻辑电平高且所述第二逻辑电平为逻辑电平低。
10.根据权利要求8所述的集成电路，其中所述第一逻辑电平为逻辑电平低且所述第二逻辑电平为逻辑电平高。
11.根据权利要求8所述的集成电路，其中所述至少一个模拟信号兼容的单极双掷CMOS开关为多个模拟信号兼容的单极双掷CMOS开关。
12.根据权利要求8所述的集成电路，其中所述单极双掷CMOS开关包括: 第一 P沟道金属氧化物半导体P-MOS晶体管，其具有源极、栅极及漏极； 第二 P沟道金属氧化物半导体P-MOS晶体管，其具有源极、栅极及漏极； 第一 N沟道金属氧化物半导体N-MOS晶体管，其具有源极、栅极及漏极； 第二 N沟道金属氧化物半导体N-MOS晶体管，其具有源极、栅极及漏极； 第一反相器 '及 第二反相器； 其中: 所述第一 P-MOS晶体管的所述漏极耦合到所述第一 N-MOS晶体管的所述源极及所述第一节点， 所述第一 P-MOS晶体管的所述源极耦合到所述第一 N-MOS晶体管的所述漏极及所述第二节点， 所述第一 P-MOS晶体管的所述栅极及所述第一反相器的输入耦合到所述数字处理器的数字控制输出， 所述第一 N-MOS晶体管的所述栅极耦合到所述第一反相器的输出， 所述第二 P-MOS晶体管的所述漏极耦合到所述第二 N-MOS晶体管的所述源极及所述第一节点， 所述第二 P-MOS晶体管的所述源极耦合到所述第二 N-MOS晶体管的所述漏极及所述第三节点， 所述第二 N-MOS晶体管的所述栅极及所述第二反相器的输入耦合到所述数字处理器的所述数字控制输出，且 所述第二 P-MOS晶体管的所述栅极耦合到所述第二反相器的输出。
13.根据权利要求8所述的集成电路，其中所述数字处理器为微控制器。
14.根据权利要求8所述的集成电路，其进一步包括围封所述集成电路装置的集成电路封装，其中所述第一节点、第二节点及第三节点为所述集成电路封装上的连接件。
15.一种集成电路装置，其包括: 数字处理器； 存储器，其耦合到所述数字处理器；及 至少一个模拟信号兼容的单极互补金属氧化物半导体CMOS开关，其耦合到所述数字处理器且由所述数字处理器控制，其中所述至少一个模拟信号兼容的单极CMOS开关:在所述数字处理器对其断言处于第一逻辑电平的控制信号时具有第一节点与第二节点之间的高阻抗及所述第一节点与第三节点之间的低阻抗， 在所述数字处理器对其断言处于第二逻辑电平的控制信号时具有所述第一节点与所述第二节点之间的高阻抗及所述第一节点与所述第三节点之间的高阻抗， 在所述数字处理器对其断言处于第三逻辑电平的控制信号时具有所述第一节点与所述第二节点之间的低阻抗及所述第一节点与所述第三节点之间的低阻抗，及 在所述数字处理器对其断言处于第四逻辑电平的控制信号时具有所述第一节点与所述第二节点之间的低阻抗及所述第一节点与所述第三节点之间的高阻抗。
16.根据权利要求15所述的集成电路，其中所述第一逻辑电平为二进制00，所述第二逻辑电平为二进制01，所述第三逻辑电平为二进制10，且所述第四逻辑电平为二进制11。
17.根据权利要求15所述的集成电路，其中所述至少一个模拟信号兼容的单极CMOS开关为多个模拟信号兼容的单极CMOS开关。
18.根据权利要求15所述的集成电路，其中所述单极CMOS开关包括: 第一 P沟道金属氧化物半导体P-MOS晶体管，其具有源极、栅极及漏极； 第二 P沟道金属氧化物半导体P-MOS晶体管，其具有源极、栅极及漏极； 第一 N沟道金属氧化物半导体N-MOS晶体管，其具有源极、栅极及漏极； 第二 N沟道金属氧化物半导体N-MOS晶体管，其具有源极、栅极及漏极； 第一反相器；及 第二反相器； 其中: 所述第一 P-MOS晶体管的所述漏极耦合到所述第一 N-MOS晶体管的所述源极及所述第一节点， 所述第一 P-MOS晶体管的所述源极耦合到所述第一 N-MOS晶体管的所述漏极及所述第二节点， 所述第一 P-MOS晶体管的所述栅极及所述第一反相器的输入耦合到所述数字处理器的第一数字控制输出， 所述第一 N-MOS晶体管的所述栅极耦合到所述第一反相器的输出， 所述第二 P-MOS晶体管的所述漏极耦合到所述第二 N-MOS晶体管的所述源极及所述第一节点， 所述第二 P-MOS晶体管的所述源极耦合到所述第二 N-MOS晶体管的所述漏极及所述第三节点， 所述第二 N-MOS晶体管的所述栅极及所述第二反相器的输入耦合到所述数字处理器的第二数字控制输出，且 所述第二 P-MOS晶体管的所述栅极耦合到所述第二反相器的输出。
19.根据权利要求15所述的集成电路，其中所述数字处理器为微控制器。
20.根据权利要求15所述的集成电路，其进一步包括围封所述集成电路装置的集成电路封装，其中所述第一节点、第二节点及第三节点为所述集成电路封装上的连接件。
【文档编号】H03K17/687GK104137417SQ201380009833
【公开日】2014年11月5日 申请日期:2013年1月17日 优先权日:2012年1月18日
【发明者】詹姆士·K·罗素 申请人:密克罗奇普技术公司