半导体集成电路器件的制作方法

半导体集成电路器件的制作方法
【专利摘要】本发明公开一种半导体集成电路器件，能够提高半导体集成电路器件的性能。作为电流监控电路，半导体集成电路器件具有由n沟道型的MISFET相互串联连接而成的电路。基于向p型的沟道型的MISFET施加基板偏压的状态下的速度监控电路的延迟时间，来确定向p沟道型的MISFET施加的基板偏压(Vbp)的电压值(Vbp1)。接下来，在将基板偏压(Vbp1)施加于电流监控电路的p沟道型的MISFET、且将基板偏压(Vbn)施加于电流监控电路的n沟道型的MISFET的状态下，基于在n沟道型的MISFET中流动的电流，来确定向n沟道型的MISFET施加的基板偏压(Vbn)的电压值(Vbn1)。
【专利说明】半导体集成电路器件

【技术领域】
[0001]本发明涉及半导体集成电路器件，例如，能够适合利用于具有形成在半导体衬底上的半导体元件的半导体集成电路器件。

【背景技术】
[0002]随着LSI (Large Scale Integrated circuit)等半导体集成电路器件所包含的半导体兀件的精微化，MISFET(Metal Insulator Semiconductor Field Effect Transistor)等场效应晶体管的阈值电压等、半导体元件的特性的偏差增大。作为用于补偿这样的半导体元件的特性偏差的技术，存在向半导体衬底施加基板偏压的技术。通过向形成有MISFET的半导体衬底施加基板偏压，能够控制MISFET的阈值电压来补偿阈值电压的偏差。
[0003]在日本特开2001-156261号公报(专利文献I)中公开有如下技术:相对于由MISFET构成的主电路具有速度监控电路及基板偏压控制电路，以使与动作速度对应地设定的速度信号和与动作速度对应的速度检测信号一致的方式来生成基板偏压。
[0004]在日本特开平8-274620号公报(专利文献2)中公开有如下技术:将基板偏压依存型的振荡电路的基板偏压与主电路的基板偏压共用化，并根据动作模式来控制构成主电路的MISFET的阈值电压。
[0005]在日本特开2009-44220号公报(专利文献3)中公开有如下技术:通过向MISFET的背栅施加基板偏压，控制阈值电压来补偿MISFET的阈值电压的偏差。
[0006]在日本特开2009-64860号公报(专利文献4)中公开有如下技术:在SOI (SiliconOn Insulator)基板的主面上形成有MISFET，通过向MISFET下的支承基板施加基板偏压来控制阈值电压。
[0007]现有技术文献
[0008]专利文献
[0009]专利文献1:日本特开2001-156261号公报
[0010]专利文献2:日本特开平8-274620号公报
[0011]专利文献3:日本特开2009-44220号公报
[0012]专利文献4:日本特开2009-64860号公报


【发明内容】

[0013]作为MISFET的阈值电压的偏差的补偿方法，考虑到如下方法:以使形成在半导体集成电路器件内的复制(replica)电路的延迟时间成为目标时间的方式，来确定向复制电路施加的基板偏压的电压值，并将被设定成该电压值的基板偏压施加于主电路来控制阈值电压。但是，在半导体集成电路器件内形成复制电路意味着，半导体集成电路器件的面积增加与复制电路的形成面积相应的量，因此，从使半导体集成电路器件小型化的观点出发，存在缺陷。
[0014]另一方面，作为阈值电压的偏差的补偿方法，考虑到如下方法:在半导体集成电路器件内形成例如环形振荡器(ring oscillator)电路等延迟电路，以使所形成的延迟电路的延迟时间成为目标时间的方式，来确定向延迟电路施加的基板偏压的电压值，并将被设定成该电压值的基板偏压施加于主电路来控制阈值电压。
[0015]但是，在延迟电路为例如具有包括多个CMIS (Complementary Metal InsulatorSemiconductor)反相电路的环形振荡器电路等单纯电路的延迟电路的情况下，即使将被设定成以使延迟电路的延迟时间成为目标时间的方式而确定的电压值的基板偏压施加到主电路，主电路的延迟时间也不会成为目标时间。因此，难以通过施加以使延迟电路的延迟时间成为目标时间的方式而确定的基板偏压的电压值来进行控制，以使得主电路的延迟时间成为目标时间。因此，无法容易地补偿构成主电路的MISFET的阈值电压等特性的偏差，半导体集成电路器件的性能降低。
[0016]其他课题和新型特征可以从本说明书的记述及附图得以明确。
[0017]根据一实施方式，半导体集成电路器件除速度监控电路以外，作为电流监控电路，与主电路同样地，具有由P沟道型及η沟道型中的一种沟道型的MISFET相互串联连接而成的电路。基于向包含另一种沟道型的MISFET的速度监控电路施加基板偏压的状态下的速度监控电路的延迟时间，来确定向该另一种沟道型的MISFET施加的基板偏压的电压值。接下来，将被设定成该电压值的基板偏压施加于电流监控电路所包含的该另一种沟道型的MISFET，并向电流监控电路所包含的该一种沟道型的MISFET施加基板偏压。然后，在像这样施加有基板偏压的状态下，基于在各个沟道型的MISFET中流动的电流，来确定向该一种沟道型的MISFET施加的基板偏压的电压值。
[0018]另外，根据其他实施方式，作为速度监控电路，与主电路同样地，半导体集成电路器件具有包括由P沟道型及η沟道型中的一种沟道型的MISFET相互串联连接而成的反相电路的电路。另外，作为速度监控电路，与主电路同样地，该半导体集成电路器件具有包括反相电路的电路，该反相电路包含另一种沟道型的MISFET。基于向包含该另一种沟道型的MISFET的速度监控电路施加基板偏压的状态下的速度监控电路的延迟时间，来确定向该另一种沟道型的MISFET施加的基板偏压的电压值。另外，基于向由该一种沟道型的MISFET相互串联连接而成的速度监控电路施加基板偏压的状态下的速度监控电路的延迟时间，来确定向该一种沟道型的MISFET施加的基板偏压的电压值。
[0019]另外，根据其他实施方式，半导体集成电路器件具有形成在SOI基板的支承基板的表面侧、在支承基板的表面内沿第I方向分别延伸且沿与第I方向交叉的第2方向排列的四个半导体区域。作为四个半导体区域，P型的第I半导体区域、η型的第2半导体区域、P型的第3半导体区域及η型的第4半导体区域按该顺序排列。在第I半导体区域、第2半导体区域、第3半导体区域及第4半导体区域各自上隔着BOX层而形成有SOI层。在第2半导体区域上的SOI层上形成有P沟道型的MISFET，在第I半导体区域上或第3半导体区域上的SOI层上形成有η沟道型的MISFET。
[0020]而且，根据其他实施方式，半导体集成电路器件除第I速度监控电路及电流监控电路以外，作为第2速度监控电路，与主电路同样地，具有由P沟道型及η沟道型中的一种沟道型的MISFET相互串联连接而成的电路。在向另一种沟道型的MISFET施加第I基板偏压的状态下，基于在电流监控电路中流动的电流，来暂时确定第I基板偏压。在向该一种沟道型的MISFET施加第2基板偏压的状态下，基于在电流监控电路中流动的电流，来暂时确定第2基板偏压。基于将暂时确定的第I基板偏压施加于该另一种沟道型的MISFET且将暂时确定的第2基板偏压施加于该一种沟道型的MISFET的状态下的第I速度监控电路的第I延迟时间，来确定第I基板偏压及第2基板偏压。另外，获取将所确定的第I基板偏压施加于该另一种沟道型的MISFET且将所确定的第2基板偏压施加于该一种沟道型的两个MISFET中的第一个MISFET的状态下的第2速度监控电路的第2延迟时间。然后，基于所获取的第2延迟时间，来确定向该一种沟道型的两个MISFET中的第二个MISFET施加的第3基板偏压的电压值。
[0021]发明效果
[0022]根据一实施方式，能够提高半导体集成电路器件的性能。

【专利附图】

【附图说明】
[0023]图1是表示实施方式I的半导体集成电路器件的结构的框图。
[0024]图2是表示实施方式I的半导体集成电路器件中的作为主电路的一例的NAND电路的结构的电路图。
[0025]图3是表示实施方式I的半导体集成电路器件中的作为主电路的一例的NOR电路(或非电路)的结构的电路图。
[0026]图4是表示实施方式I的半导体集成电路器件中的速度监控电路的结构的电路图。
[0027]图5是表示实施方式I的半导体集成电路器件中的电流监控电路的结构的电路图。
[0028]图6是表示实施方式I的半导体集成电路器件中的电流监控电路的结构的电路图。
[0029]图7是表示实施方式I的半导体集成电路器件中的电流监控电路的结构的电路图。
[0030]图8是表示实施方式I的半导体集成电路器件中的电流监控电路的结构的电路图。
[0031]图9是表示实施方式I的半导体集成电路器件中的速度监控电路的一部分结构的电路图。
[0032]图10是构成图9所示的速度监控电路的一部分的半导体集成电路器件的俯视图。
[0033]图11是构成图9所示的速度监控电路的一部分的半导体集成电路器件的剖视图。
[0034]图12是构成图9所示的速度监控电路的一部分的半导体集成电路器件的剖视图。
[0035]图13是构成图9所示的速度监控电路的一部分的半导体集成电路器件的剖视图。
[0036]图14是表示控制向实施方式I的半导体集成电路器件中的主电路施加的基板偏压的工序的一部分的流程图。
[0037]图15是用于说明以使延迟时间与目标时间相等的方式来确定基板偏压的电压值的图。
[0038]图16是表示控制向实施方式I的半导体集成电路器件中的主电路施加的基板偏压的工序的一部分的流程图。
[0039]图17是用于说明以使延迟时间与目标时间相等的方式来确定基板偏压的电压值的图。
[0040]图18是表示实施方式I的变形例的半导体集成电路器件中的电流监控电路的结构的电路图。
[0041]图19是示意地表示基板偏压的电压值与在电流监控电路中流动的电流之间的关系的曲线图。
[0042]图20是示意地表示相互串联连接的η沟道型的MISFET的数量与基板偏压的电压值之间的关系的曲线图。
[0043]图21是表示实施方式2的半导体集成电路器件中的作为主电路的一例的NAND电路(与非电路)的结构的电路图。
[0044]图22是表示实施方式2的半导体集成电路器件中的速度监控电路的结构的电路图。
[0045]图23是表示实施方式2的半导体集成电路器件中的电流监控电路的结构的电路图。
[0046]图24是表示实施方式2的半导体集成电路器件中的电流监控电路的结构的电路图。
[0047]图25是构成速度监控电路的一部分的半导体集成电路器件的俯视图。
[0048]图26是构成速度监控电路的一部分的半导体集成电路器件的剖视图。
[0049]图27是表示实施方式3的半导体集成电路器件的结构的框图。
[0050]图28是表示实施方式3的半导体集成电路器件中的速度监控电路的结构的电路图。
[0051]图29是表示实施方式3的半导体集成电路器件中的速度监控电路的结构的电路图。
[0052]图30是表示实施方式3的半导体集成电路器件中的速度监控电路的结构的电路图。
[0053]图31是表示实施方式3的半导体集成电路器件中的速度监控电路的结构的电路图。
[0054]图32是表示控制向实施方式3的半导体集成电路器件中的主电路施加的基板偏压的工序的一部分的流程图。
[0055]图33是表示实施方式5的半导体集成电路器件的结构的框图。
[0056]图34是表示实施方式5的半导体集成电路器件中的作为主电路的一例的NAND电路的结构的电路图。
[0057]图35是表不实施方式5的半导体集成电路器件中的作为主电路的一例的NOR电路的结构的电路图。
[0058]图36是表示实施方式5的半导体集成电路器件中的速度监控电路的结构的电路图。
[0059]图37是表示实施方式5的半导体集成电路器件中的速度监控电路的结构的电路图。
[0060]图38是表示实施方式5的半导体集成电路器件中的速度监控电路的结构的电路图。
[0061]图39是示意地表示实施方式5中的SOI基板的结构的俯视图。
[0062]图40是示意地表示实施方式5中的SOI基板的结构的俯视图。
[0063]图41是示意地表示实施方式5中的SOI基板的结构的剖视图。
[0064]图42是示意地表示实施方式5中的SOI基板的结构的剖视图。
[0065]图43是构成包含图36所示的NAND电路的速度监控电路的一部分的半导体集成电路器件的俯视图。
[0066]图44是构成包含图36所示的NAND电路的速度监控电路的一部分的半导体集成电路器件的剖视图。
[0067]图45是构成包含图36所示的NAND电路的速度监控电路的一部分的半导体集成电路器件的剖视图。
[0068]图46是构成包含图37所示的NOR电路的速度监控电路的一部分的半导体集成电路器件的俯视图。
[0069]图47是构成包含图37所示的NOR电路的速度监控电路的一部分的半导体集成电路器件的剖视图。
[0070]图48是构成包含图37所示的NOR电路的速度监控电路的一部分的半导体集成电路器件的剖视图。
[0071]图49是构成包含反相电路的速度监控电路的一部分的半导体集成电路器件的俯视图。
[0072]图50是构成包含图38所示的反相电路的速度监控电路的一部分的半导体集成电路器件的剖视图。
[0073]图51是构成包含图38所示的反相电路的速度监控电路的一部分的半导体集成电路器件的剖视图。
[0074]图52是表示控制向实施方式5的半导体集成电路器件中的主电路施加的基板偏压的工序的一部分的流程图。
[0075]图53是表示控制向实施方式5的半导体集成电路器件中的主电路施加的基板偏压的工序的一部分的流程图。
[0076]图54是表不控制向实施方式5的半导体集成电路器件中的主电路施加的基板偏压的工序的一部分的流程图。
[0077]图55是示意地表示比较例中的SOI基板的结构的俯视图。
[0078]图56是示意地表示比较例中的SOI基板的结构的俯视图。
[0079]附图标记说明
[0080]I支承基板
[0081]Ia 表面
[0082]2a ?2f BOX 层
[0083]3a ?3f SOI 层
[0084]4元件分离槽
[0085]5、5d、5fn 型阱
[0086]6、6c、6e p 型讲
[0087]7栅极绝缘膜
[0088]8a栅电极
[0089]8b、8c虚拟栅电极
[0090]9 p型半导体区域
[0091]10 η型半导体区域
[0092]11侧壁间隔件
[0093]12硅化物层
[0094]13、17层间绝缘膜
[0095]14、18 接触孔
[0096]15、19 插塞
[0097]16第I层布线
[0098]20第2层布线
[0099]21?24半导体区域
[0100]51d、51f、61c、61e 区域
[0101]ARN、ARN1、ARN2、ARN21、ARN22、ARNH、ARNL 区域
[0102]ARP、ARPl、ARPl 1、ARP12、ARP2、ARPH、ARPL 区域
[0103]BP 部分
[0104]CC1、CC2、CC4基板偏压控制电路
[0105]CMU CMlU CMl 1H, CMllL 电流监控电路
[0106]CMl2 ?CM14、CM14H、CM14L、CMl5, CM4 电流监控电路
[0107]DCl、DC1H、DClL 速度监控电路
[0108]DCl1、DCl 1H、DClIL 反相电路
[0109]DC2、DC21、DC22、DC3、DC31、DC32 速度监控电路
[0110]DC211、DC221、DC311、DC321 反相电路
[0111]DC4、DC41、DC42、DC5 速度监控电路
[0112]DC411NAND 电路
[0113]DC421N0R 电路
[0114]GC1、GC2、GC4基板偏压产生电路
[0115]GND接地电位
[0116]HVT、LVT 电路区域
[0117]LNl ?LN4 直线
[0118]MC1、MC1H、MC1L、MC2、MC4、MC41、MC42 主电路
[0119]nl ?n4 节点
[0120]PNTO ?PNT2 点
[0121]QN1、QN1H、QN1L、QN2、QN2H、QN2L MISFET
[0122]QN3 ?QN5、QN5H、QN5L、QN6 MISFET
[0123]QN7、QN7H、QN7L、QN8、QN8H、QN8L MISFET
[0124]QN9 ?QN11、QN21 ?QN23 MISFET
[0125]QN41 ?QN44 MISFET
[0126]QP1、QP1H、QP1L、QP2、QP2H、QP2L MISFET
[0127]QP3 ?QP5、QP5H、QP5L、QP6、QP6H、QP6L MISFET
[0128]QP7、QP8、QP21 ?QP23、QP41 ?QP44 MISFET
[0129]RN21、RN22、RP21、RP22 电阻元件
[0130]Vbln> Vb2n> Vb3n> Vbn> Vbns > Vbp > Vbps 基板偏压
[0131]Vdd电源电压
[0132]Vg> Vin> Vinl> Vin2> Vout 电压

【具体实施方式】
[0133]在以下实施方式中，为方便起见，必要时分成多个部分或实施方式进行说明，但是，除特别明示的情况以外，它们之间并不是毫无关系的，而是一方为另一方的部分或全部变形例、详细、补充说明等关系。
[0134]另外，在以下实施方式中，涉及到要素的数等(包含个数、数值、量、范围等)的情况下，除特别明示的情况以及原理上明确限定为特定数的情况等，不限于该特定数，可以是特定数以上也可以是特定数以下。
[0135]而且，在以下实施方式中，其结构要素(还包含要素步骤等)除特别明示的情况以及考虑到原理上明确是必须的情况等，当然不必是必须的。同样地，在以下实施方式中，涉及到结构要素等的形状、位置关系等时，除特别明示的情况以及考虑到原理上明确不成立的情况等，还包含实质上与其形状等近似或类似的情况等。关于这一点，上述数值及范围也是一样的。
[0136]以下，基于附图详细说明代表性的实施方式。此外，在用于说明以下实施方式的全部附图中，对具有相同功能的部件标注相同的附图标记，并省略其重复的说明。另外，在以下实施方式中，除特别必要时以外原则上不重复相同或同样部分的说明。
[0137]而且，在以下实施方式所使用的附图中，存在为了易于观察附图而在剖视图中也省略了剖面线的情况。另外，存在为了易于观察附图而在俯视图中也标注了剖面线的情况。
[0138](实施方式I)
[0139]<半导体集成电路器件的结构>
[0140]首先，对本实施方式I的半导体集成电路器件的结构进行说明。
[0141]图1是表示实施方式I的半导体集成电路器件的结构的框图。图2是表示实施方式I的半导体集成电路器件中的作为主电路的一例的NAND电路的结构的电路图。图3是表示实施方式I的半导体集成电路器件中的作为主电路的一例的NOR电路的结构的电路图。此外，在图1中，将基板偏压Vbp及基板偏压Vbn表示为基板偏压Vb，将电流Idsp及电流Idsn表示为电流Ids (在后述的图27中也同样)。
[0142]如图1所示，本实施方式I的半导体集成电路器件具有主电路MCl和基板偏压控制电路CC1。主电路MCl及基板偏压控制电路CCl各自是由多个MISFET构成的电路。
[0143]如图2所示，在本实施方式I的半导体集成电路器件中的主电路MCl具有NAND电路时，主电路MCl具有分别输入电压Vinl及电压Vin2的两个输入节点，并具有输出电压Vout的一个输出节点。另外，此时，主电路MCl包含P沟道型的MISFETQP1、P沟道型的MISFETQP2、与p沟道型不同的η沟道型的MISFETQN1、以及η沟道型的MISFETQN2。
[0144]此外，在本申请说明书中，在没有明确记载基准电位而提到“电压”时，“电压”表示相对于接地电位(OV)的电位。另外，以下，通过接地电位GND来表示接地电位(OV)。
[0145]P沟道型的MISFETQP1及p沟道型的MISFETQP2相互并联连接在相对于接地电位GND成为和电源电压Vdd相等的电位的电源线即施加有电源电压Vdd的电源线、与成为电源电压Vdd的电位和接地电位GND之间的电位的节点nl之间。P沟道型的MISFETQP1的源电极及P沟道型的MISFETQP2的源电极与电源电压Vdd连接、即与电源连接。p沟道型的MISFETQPI的漏电极及P沟道型的MISFETQP2的漏电极与节点η I连接。
[0146]η沟道型的MISFETQN1及η沟道型的MISFETQN2相互串联连接在节点nl与成为接地电位GND的接地线之间。η沟道型的MISFETQN1的漏电极与节点nl连接。η沟道型的MISFETQNI的源电极与η沟道型的MISFETQN2的漏电极连接。η沟道型的MISFETQN2的源电极与接地电位GND连接、即接地。
[0147]P沟道型的MISFETQP1的栅电极及η沟道型的MISFETQN1的栅电极与输入电压Vinl的输入节点连接。另外，P沟道型的MISFETQP2的栅电极及η沟道型的MISFETQN2的栅电极与输入电压Vin2的输入节点连接。而且，节点nl与输出电压Vout的输出节点连接。
[0148]此外，两个MISFET串联连接是指，各个MISFET的源极-漏极路径串联连接。
[0149]在P沟道型的MISFETQP1及p沟道型的MISFETQP2中，作为基板偏压电压而施加有基板偏压Vbp。在η沟道型的MISFETQN1及η沟道型的MISFETQN2中，作为基板偏压电压而施加有基板偏压Vbn。
[0150]另一方面，如图3所示，在本实施方式I的半导体集成电路器件中的主电路MCl具有NOR电路时，主电路MCl具有分别输入电压Vinl及电压Vin2的两个输入节点，并具有输出电压Vout的一个输出节点。另外，此时，主电路MCl包含P沟道型的MISFETQP3、P沟道型的MISFETQP4、η沟道型的MISFETQN3及η沟道型的MISFETQN4。
[0151]P沟道型的MISFETQP3及ρ沟道型的MISFETQP4相互串联连接在施加有电源电压Vdd的电源线、与成为电源电压Vdd的电位和接地电位GND之间的电位的节点nl之间。ρ沟道型的MISFETQP3的源电极与电源电压Vdd连接、即与电源连接。ρ沟道型的MISFETQP3的漏电极与P沟道型的MISFETQP4的源电极连接。ρ沟道型的MISFETQP4的漏电极与节点nl连接。
[0152]η沟道型的MISFETQN3及η沟道型的MISFETQN4相互并联连接在节点nl与成为接地电位GND的接地线之间。η沟道型的MISFETQN3的漏电极及η沟道型的MISFETQN4的漏电极与节点η I连接。另外，η沟道型的MISFETQN3的源电极及η沟道型的MISFETQN4的源电极与接地电位GND连接、即接地。
[0153]ρ沟道型的MISFETQP3的栅电极及η沟道型的MISFETQN3的栅电极与输入电压Vinl的输入节点连接。另外，ρ沟道型的MISFETQP4的栅电极及η沟道型的MISFETQN4的栅电极与输入电压Vin2的输入节点连接。而且，节点nl与输出电压Vout的输出节点连接。
[0154]在ρ沟道型的MISFETQP3及ρ沟道型的MISFETQP4中，作为基板偏压电压而施加有基板偏压Vbp。在η沟道型的MISFETQN3及η沟道型的MISFETQN4中，作为基板偏压电压而施加有基板偏压Vbn。
[0155]也就是说，在本实施方式I中，主电路具有由P沟道型及η沟道型中的一种沟道型的至少两个MISFET相互串联连接而成的电路。
[0156]如图1所示，本实施方式I的半导体集成电路器件中的基板偏压控制电路CCl具有:作为延迟电路的速度监控电路DCl ;对电流进行监控的电流监控电路CMl ;和作为电压产生电路的基板偏压产生电路GCl。
[0157]图4是表示实施方式I的半导体集成电路器件中的速度监控电路的结构的电路图。
[0158]如图4所示，速度监控电路DCl是具有输入电压Vin的输入节点及输出电压Vout的输出节点的延迟电路。速度监控电路DCl是具有相互串联连接的多个反相电路DCll的延迟电路。多个反相电路DCll各自是例如由ρ沟道型的MISFETQP5及η沟道型的MISFETQN5构成的CMIS反相电路。在图4中，示出了速度监控电路DCl具有五个反相电路DCll的例子。
[0159]此外，在实施方式4中，如后所述，作为反相电路，也能够使用仅由ρ沟道型的MISFET及η沟道型的MISFET中的某一方构成的反相电路。
[0160]在多个反相电路DClI的每一个中，P沟道型的MISFETQP5连接在施加有电源电压Vdd的电源线、与成为电源电压Vdd的电位和接地电位GND之间的电位的节点η2之间。ρ沟道型的MISFETQP5的源电极与电源电压Vdd连接、即与电源连接，ρ沟道型的MISFETQP5的漏电极与节点η2连接。η沟道型的MISFETQN5连接在节点η2与成为接地电位GND的接地线之间。η沟道型的MISFETQN5的漏电极与节点η2连接，η沟道型的MISFETQN5的源电极与接地电位GND连接、即接地。
[0161]在速度监控电路DCl中，这样的反相电路DCll排列有多个，例如在使N为2以上的整数时排列有N个。在此，使反相电路DCll的输入侧为ρ沟道型的MISFETQP5的栅电极及η沟道型的MISFETQN5的栅电极，使反相电路DCll的输出侧为节点η2、即ρ沟道型的MISFETQP5的漏电极及η沟道型的MISFETQN5的漏电极。此时，配置于第I至第N-1位的反相电路DCll各自的输出侧与排列在下一位的反相电路DCll的输入侧连接。像这样，通过使多个反相电路DCll相互串联连接在输入节点与输出节点之间，能够形成各个反相电路DCll的延迟时间为延迟时间Tpd的延迟电路。
[0162]此外，也能够通过使N为3以上的奇数并使输出节点与输入节点连接而构成反馈电路，来使速度监控电路DCl成为环形振荡器电路。由此，当使环形振荡器电路的频率为f时，能够例如l/(2Nf)等基于频率f而容易地求出各个反相电路DClI的延迟时间Tpd，从而能够更高精度地测定延迟时间Tpd。
[0163]或者，只要能够测定输入节点处的电压Vin及输出节点处的电压Vout各自的时间依存性来测定延迟时间Tpd即可，作为速度监控电路，也能够使用由一个反相电路DCll构成的电路。
[0164]在多个反相电路DCll的每一个中，在ρ沟道型的MISFETQP5中，作为基板偏压电压而施加有基板偏压Vbp。在η沟道型的MISFETQN5中，作为基板偏压电压而施加有基板偏压 Vbn。
[0165]优选的是，在主电路MCl具有使用图2说明的NAND电路的情况下，构成反相电路DCll的MISFETQP5与构成主电路MCl的MISFETQP1及MISFETQP2为同种的MISFET。即MISFETQP5的阈值电压与MISFETQP1及MISFETQP2的阈值电压相等。由此，能够高精度地控制向构成主电路MCl的MISFETQP1及MISFETQP2施加的基板偏压Vbp。
[0166]优选的是，在主电路MCl具有使用图3说明的NOR电路的情况下，构成反相电路DCll的MISFETQN5与构成主电路MCl的MISFETQN3及MISFETQN4为同种的MISFET。即MISFETQN5的阈值电压与MISFETQN3及MISFETQN4的阈值电压相等。由此，能够高精度地控制向构成主电路MCl的MISFETQN3及MISFETQN4施加的基板偏压Vbn。
[0167]图5?图8是表示实施方式I的半导体集成电路器件中的电流监控电路的结构的电路图。
[0168]在本实施方式I中，作为电流监控电路CM1，具有图5所示的电流监控电路CMl1、图6所示的电流监控电路CM12、图7所示的电流监控电路CM13、以及图8所示的电流监控电路CM14这四个电流监控电路。
[0169]如图5所示，电流监控电路CMll具有ρ沟道型的MISFETQP60P沟道型的MISFETQP6连接在施加有电源电压Vdd的电源线与成为接地电位GND的接地线之间。ρ沟道型的MISFETQP6的源电极与电源电压Vdd连接、即与电源连接，ρ沟道型的MISFETQP6的漏电极与接地电位GND连接、即接地。ρ沟道型的MISFETQP6的栅电极与输入电压Vg的输入节点连接。而且，在P沟道型的MISFETQP6中，作为基板偏压电压而施加有基板偏压Vbp。
[0170]如图6所示，电流监控电路CM12具有η沟道型的MISFETQN6。!!沟道型的MISFETQN6连接在施加有电源电压Vdd的电源线与成为接地电位GND的接地线之间。η沟道型的MISFETQN6的漏电极与电源电压Vdd连接、即与电源连接，η沟道型的MISFETQN6的源电极与接地电位GND连接、即接地。η沟道型的MISFETQN6的栅电极与输入电压Vg的输入节点连接。而且，在η沟道型的MISFETQN6中，作为基板偏压电压而施加有基板偏压Vbn。
[0171]如图7所示，电流监控电路CM13具有ρ沟道型的MISFETQP7及ρ沟道型的MISFETQP8。ρ沟道型的MISFETQP7及ρ沟道型的MISFETQP8相互串联连接在施加有电源电压Vdd的电源线与成为接地电位GND的接地线之间。ρ沟道型的MISFETQP7的源电极与电源电压Vdd连接、即与电源连接。ρ沟道型的MISFETQP7的漏电极与ρ沟道型的MISFETQP8的源电极连接。P沟道型的MISFETQP8的漏电极与接地电位GND连接、即接地。ρ沟道型的MISFETQP7的栅电极及ρ沟道型的MISFETQP8的栅电极与输入电压Vg的输入节点连接。而且，在P沟道型的MISFETQP7及ρ沟道型的MISFETQP8中，作为基板偏压电压而施加有基板偏压Vbp。
[0172]如图8所示，电流监控电路CM14具有η沟道型的MISFETQN7及η沟道型的MISFETQN8。η沟道型的MISFETQN7及η沟道型的MISFETQN8相互串联连接在施加有电源电压Vdd的电源线与成为接地电位GND的接地线之间。η沟道型的MISFETQN7的漏电极与电源电压Vdd连接、即与电源连接。η沟道型的MISFETQN7的源电极与η沟道型的MISFETQN8的漏电极连接。η沟道型的MISFETQN8的源电极与接地电位GND连接、即接地。η沟道型的MISFETQN7的栅电极及η沟道型的MISFETQN8的栅电极与输入电压Vg的输入节点连接。而且，在η沟道型的MISFETQN7及η沟道型的MISFETQN8中，作为基板偏压电压而施加有基板偏压Vbn。
[0173]在主电路例如为NAND电路的情况下，使用图5及图8所示的电流监控电路CMll及电流监控电路CM14。另外，在主电路例如为NOR电路的情况下，使用图6及图7所示的电流监控电路CMl2及电流监控电路CMl3。而且，在主电路例如为由NAND电路及NOR电路构成的电路的情况下，使用图5?图8所示的电流监控电路CMll?电流监控电路CM14。
[0174]优选的是，构成电流监控电路CMl I及电流监控电路CM13的MISFETQP6?MISFETQP8 与构成主电路MCl 的 MISFETQPI ?MISFETQP4 为同种的 MISFET。即 MISFETQP6 ?MISFETQP8的阈值电压与MISFETQP1?MISFETQP4的阈值电压相等。由此，能够高精度地控制向构成主电路MCl的MISFETQP1?MISFETQP4施加的基板偏压Vbp。
[0175]优选的是，构成电流监控电路CM12及电流监控电路CM14的MISFETQN6?MISFETQN8 与构成主电路MCl 的 MISFETQN1 ?MISFETQN4 为同种的 MISFET。即 MISFETQN6 ?MISFETQN8的阈值电压与MISFETQN1?MISFETQN4的阈值电压相等。由此，能够高精度地控制向构成主电路MCl的MISFETQN1?MISFETQN4施加的基板偏压Vbn。
[0176]如图1所示，基板偏压产生电路GCl产生基板偏压Vbp和基板偏压Vbn。
[0177]图9是表示实施方式I的半导体集成电路器件中的速度监控电路的一部分结构的电路图。在图9中，示出了速度监控电路DCl具有两个反相电路DCll的例子。
[0178]另外，图10是构成图9所示的速度监控电路的一部分的半导体集成电路器件的俯视图。图11?图13是构成图9所示的速度监控电路的一部分的半导体集成电路器件的剖视图。图11是沿图10的A-A线的剖视图，图12是沿图10的B-B线的剖视图，图13是沿图10的C-C线的剖视图。此外，在图10中，示出了将层间绝缘膜13、硅化物层12及侧壁间隔件11除去而透视的状态。另外，在图10?图13中，使与支承基板I的作为主面的表面Ia平行且相互正交的两个方向为X轴方向及Y轴方向，使与支承基板I的表面Ia垂直的方向为Z轴方向。
[0179]本实施方式I的半导体集成电路器件优选形成在由形成于支承基板上的作为埋入氧化膜的BOX (Buried Oxide)层和形成于BOX层上的作为半导体层的SOI层构成的SOI
基板上。
[0180]如图10?图13所不,半导体集成电路器件具有支承基板I的表面Ia侧的区域ARP和支承基板I的表面Ia侧的区域ARN。区域ARP及区域ARN在俯视观察时，以分别沿图10的X轴方向延伸且在图10的Y轴方向上相邻的方式配置。在区域ARP中，在支承基板I上形成有P沟道型的MISFETQP5，在区域ARN中，在支承基板I上形成有η沟道型的MISFETQN5。
[0181]如图11?图13所示，本实施方式I的半导体集成电路器件具有:支承基板1、在区域ARP中形成在支承基板I上的作为绝缘层的BOX层2a、和在区域ARN中形成在支承基板I上的作为绝缘层的BOX层2b。另外，本实施方式I的半导体集成电路器件具有:形成在BOX层2a上的作为半导体层的SOI层3a、和形成在BOX层2b上的作为半导体层的SOI层3b。
[0182]支承基板I例如由晶面指数为(100)、电阻率为5 Qcm左右的ρ型单晶硅构成。BOX层2a及BOX层2b例如由厚度为1nm左右的氧化硅膜构成。优选的是，BOX层2b是与BOX层2a同层的绝缘层。SOI层3a及SOI层3b例如由晶面指数为(100)、例如厚度为30nm左右的单晶硅构成。优选的是，SOI层3b是与SOI层3a同层的半导体层。在支承基板I上，通过公知的STI (Shallow Trench Isolat1n)技术,形成有从SOI层3a及SOI层3b的表面到达支承基板I的、例如深度为300nm左右的元件分离槽4。在元件分离槽4的内部埋入有例如氧化硅等绝缘膜。因此，SOI层3a及SOI层3b通过元件分离槽4而划分。
[0183]如图10及图11所示，在区域ARP中，在支承基板I的表面Ia侧形成有作为η型的半导体区域的η型阱5。另外，如图10及图12所示，在区域ARN中，在支承基板I的表面Ia侧形成有作为与η型不同的ρ型的半导体区域的P型讲6。能够使η型讲5中的η型杂质浓度为118CnT3左右，能够使ρ型阱6中的ρ型杂质浓度为118CnT3左右。另外，BOX层2a在区域ARP中形成在η型阱5上，BOX层2b在区域ARN中形成在ρ型阱6上。
[0184]此外，在与η型阱5电连接的插塞的形成区域中，没有形成SOI层3a，η型阱5露出。另外，在与P型阱6电连接的插塞的形成区域中，没有形成SOI层3b，P型阱6露出。
[0185]如图11?图13所示，在区域ARP及区域ARN中，在SOI层3a及SOI层3b上隔着栅极绝缘膜7而形成有栅电极8a。栅极绝缘膜7例如通过对SOI层3a的表面及SOI层3b的表面进行热氧化而形成。栅电极8a通过在SOI层3a上及SOI层3b上隔着栅极绝缘膜7堆积多晶硅膜、并对堆积的多晶硅膜进行干法刻蚀而形成。此外，如图11?图13所示，在区域ARP及区域ARN中，在SOI层3a及SOI层3b上隔着栅极绝缘膜7而形成有虚拟栅电极8b。虚拟栅电极8b不作为MISFET的栅电极而发挥功能，而是具有例如调整SOI层3a的电位及SOI层3b的电位的功能。
[0186]如图11所示，在区域ARP中，在栅电极8a的两侧的SOI层3a及虚拟栅电极8b的两侧的SOI层3a上形成有P型半导体区域9。P型半导体区域9通过向栅电极8a的两侧的SOI层3a及虚拟栅电极Sb的两侧的SOI层3a离子注入例如硼(B)等ρ型杂质而形成。
[0187]如图12所示，在区域ARN中，在栅电极8a的两侧的SOI层3b及虚拟栅电极8b的两侧的SOI层3b上形成有η型半导体区域10。η型半导体区域10通过向栅电极8a的两侧的SOI层3b及虚拟栅电极8b的两侧的SOI层3b离子注入例如砷(As)或磷(P)等η型杂质而形成。
[0188]如图10所示，栅电极8a及虚拟栅电极8b在俯视观察时，以分别沿图10的Y轴方向延伸且在图10的X轴方向上空出间隔的方式配置。
[0189]如图11?图13所示，在区域ARP及区域ARN中，在栅电极8a的侧壁及虚拟栅电极8b的侧壁上形成有侧壁间隔件11。侧壁间隔件11通过对利用例如CVD(Chemical VaporDeposit1n)法堆积在栅电极8a及虚拟栅电极8b的表面上的氧化硅膜进行各向异性刻蚀而回蚀，从而形成。
[0190]此外，在形成了侧壁间隔件11之后，在区域ARP中，通过在P型半导体区域9的表面上使硅外延层生长并导入P型杂质，如图11所示，能够使P型半导体区域9的上表面与侧壁间隔件11的下表面相比位于上侧。另外，在形成了侧壁间隔件11之后，在区域ARN中，通过在η型半导体区域10的表面上使硅外延层生长并导入η型杂质，如图12所示，能够使η型半导体区域10的上表面与侧壁间隔件11的下表面相比位于上侧。
[0191]如图11?图13所示，在区域ARP及区域ARN中，在栅电极8a、虚拟栅电极8b、p型半导体区域9及η型半导体区域10的表面上形成有硅化物层12。硅化物层12由镍(Ni)硅化物或钴(Co)硅化物等构成。另外，在η型阱5中的露出的部分的表面上也形成有硅化物层12，在ρ型阱6中的露出的部分的表面上也形成有硅化物层12。
[0192]包括栅电极8a、虚拟栅电极Sb、侧壁间隔件11、ρ型半导体区域9及η型半导体区域10的表面在内，在支承基板I上形成有层间绝缘膜13。在层间绝缘膜13上，贯穿层间绝缘膜13而形成有到达η型阱5、ρ型阱6、栅电极8a、ρ型半导体区域9及η型半导体区域10中的某一表面的接触孔14。在接触孔14的内部形成有埋入接触孔14内部的由例如钨(W)膜等导电膜构成的插塞15。插塞15经由硅化物层12而与在接触孔14的底部露出的η型阱5、ρ型阱6、栅电极8a、ρ型半导体区域9及η型半导体区域10中的某一方电连接。
[0193]在层间绝缘膜13上，形成有由例如铝(Al)合金膜等构成且与插塞15电连接的第I层布线16。另外，虽然省略了图示，但能够在第I层布线16上形成多层布线。
[0194]像这样，在区域ARP中形成有由SOI层3a、栅极绝缘膜7、栅电极8a及ρ型半导体区域9构成的ρ沟道型的MISFETQP5。另外，在区域ARN中形成有由SOI层3b、栅极绝缘膜
7、栅电极8a及η型半导体区域10构成的η沟道型的MISFETQN5。在区域ARP中，在SOI层3a上沿X轴方向空出间隔地配置两个ρ沟道型的MISFETQP5，在区域ARN中，在SOI层3b上沿X轴方向空出间隔地配置两个η沟道型的MISFETQN5。另外，通过经由插塞15而与η型讲5电连接的第I层布线16,向η型讲5施加基板偏压Vbp,通过经由插塞15而与ρ型阱6电连接的第I层布线16，向ρ型阱6施加基板偏压Vbn。而且，在图10及图13中，示出了用于向栅电极8a输入电压Vin的第I层布线16，在图10中，示出了用于从ρ型半导体区域9及η型半导体区域10输出电压Vout的第I层布线16。
[0195]此外，虽然省略了图示，但与P沟道型的MISFETQP5同样地，P沟道型的MISFETQPI?MISFETQP4及ρ沟道型的MISFETQP6?MISFETQP8在区域ARP中形成在SOI层3a上。另外，虽然省略了图示，但与η沟道型的MISFETQN5同样地，η沟道型的MISFETQN1?MISFETQN4及η沟道型的MISFETQN6?MISFETQN8在区域ARN中形成在SOI层3b上。
[0196]由此，由于能够向与SOI层3a电绝缘的η型阱5施加基板偏压Vbp、向与SOI层3b电绝缘的ρ型阱6施加基板偏压Vbn，所以能够在大范围内调整基板偏压Vbp及基板偏压Vbn的电压值。因此，能够高精度地调整向构成主电路MCl的MISFET施加的基板偏压。
[0197]而且，优选的是，区域ARP中的各MISFET的阈值电压彼此相等，区域ARN中的各MISFET的阈值电压彼此相等。由此，能够更高精度地控制向构成主电路MCl的MISFET施加的基板偏压。
[0198]<关于NAND电路的基板偏压的控制方法>
[0199]接下来，对本实施方式I的半导体集成电路器件中的基板偏压的控制方法进行说明。
[0200]首先，对主电路为NAND电路的例子进行说明。图14是表示控制向实施方式I的半导体集成电路器件中的主电路施加的基板偏压的工序的一部分的流程图。图15是用于说明以使延迟时间与目标时间相等的方式来确定基板偏压的电压值的图。图15的横轴表示基板偏压Vbp及基板偏压Vbn的电压值，图15的纵轴表示延迟时间Tpd。
[0201]首先，基板偏压控制电路CCl向速度监控电路DCl (参照图4)施加基板偏压Vbp (图14的步骤Sll)，基于速度监控电路DCl的延迟时间Tpd来确定基板偏压Vbp的电压值Vbpl(图14的步骤S12)。
[0202]在步骤Sll中，基板偏压控制电路CCl (参照图1)通过基板偏压产生电路GCl (参照图1)产生基板偏压Vbp并施加于速度监控电路DCl (参照图4)的P沟道型的MISFETQP5。在步骤S12中，基板偏压控制电路CCl基于将基板偏压Vbp施加于速度监控电路DCl的ρ沟道型的MISFETQP5的状态下的速度监控电路DCl的延迟时间Tpd，来确定基板偏压Vbp的电压值VbpI。
[0203]优选的是，基板偏压控制电路CCl以使速度监控电路DCl的延迟时间Tpd成为小于主电路MCl的延迟时间的目标时间Tpdl的目标时间Tpd2的方式来确定基板偏压Vbp的电压值VbpI。
[0204]在图15中，如表示例如延迟时间Tpd的基板偏压Vbp依存性的直线LNl所示，随着向P沟道型的MISFETQP5施加的基板偏压Vbp的降低，反相电路DCll (参照图4)的延迟时间Tpd减小。即，随着基板偏压Vbp的降低，作为延迟电路的速度监控电路的速度加速。另一方面，在图15中，如表示例如延迟时间Tpd的基板偏压Vbn依存性的直线LN2所示，随着向η沟道型的MISFETQN5施加的基板偏压Vbn的降低，反相电路DCll的延迟时间Tpd增大。即，随着基板偏压Vbn的降低，作为延迟电路的速度监控电路的速度减缓。
[0205]另外，通过图15的点PNTO来表示进行步骤Sll及步骤S12之前、即基板偏压Vbp及基板偏压Vbn均为O的最初状态。使点PNTO处的延迟时间Tpd为初始时间TpdO。在图15中，作为一例，示出了初始时间TpdO小于延迟时间Tpd的目标时间Tpdl的例子，但也能够存在初始时间TpdO大于目标时间Tpdl的情况。
[0206]而且，通过图15的点PNTl来表示进行了步骤Sll及步骤S12之后、即基板偏压Vbn仍为O、但基板偏压Vbp被设定成电压值Vbpl的状态。点PNTl处的延迟时间Tpd成为小于延迟时间Tpd的目标时间Tpdl的目标时间Tpd2。
[0207]具体而言,一边使基板偏压Vbp的电压值从O降低至负侧一边重复基板偏压Vbp的施加及延迟时间Tpd的获取。然后，在延迟时间Tpd从初始时间TpdO减少而成为目标时间Tpd2时，能够将此时的基板偏压Vbp确定为电压值Vbpl。此时，点PNTl在基板偏压Vbp为负的范围内，位于表示延迟时间Tpd的基板偏压Vbp依存性的直线LNl上。
[0208]或者，基板偏压控制电路CCl也能够以使速度监控电路DCl的延迟时间Tpd成为大于主电路MCl的延迟时间的目标时间Tpdl的目标时间Tpd3的方式来确定基板偏压Vbp的电压值VbpI。
[0209]接下来，基板偏压控制电路CCl向电流监控电路CM11(参照图5)的P沟道型的MISFETQP6施加基板偏压Vbpl (图14的步骤S13)，并获取电流Idsp (图14的步骤S14)。另外，基板偏压控制电路CCl向电流监控电路CM14(参照图8)的η沟道型的MISFETQN7及η沟道型的MISFETQN8施加基板偏压Vbn (图14的步骤S15)，并获取电流Idsn (图14的步骤S16)。然后，确定基板偏压Vbn的电压值Vbnl (图14的步骤S17)。
[0210]在步骤S13中，基板偏压控制电路CCl通过基板偏压产生电路GCl产生被设定成电压值Vbpl的基板偏压Vbp、即基板偏压VbpI，并施加于电流监控电路CMll的ρ沟道型的MISFETQP6。在步骤S14中，基板偏压控制电路CCl通过电流监控电路CMll获取在施加有基板偏压Vbpl的状态下在ρ沟道型的MISFETQP6中流动的电流Idsp。
[0211]另一方面，在步骤S15中，基板偏压控制电路CCl通过基板偏压产生电路GCl产生基板偏压Vbn并施加于电流监控电路CM14的η沟道型的MISFETQN7及η沟道型的MISFETQN8。在步骤S16中，基板偏压控制电路CCl通过电流监控电路CM14获取在施加有基板偏压Vbn的状态下在η沟道型的MISFETQN7及η沟道型的MISFETQN8中流动的电流I dsn。然后，在步骤S17中，基板偏压控制电路CCl基于所获取的电流Idsp及所获取的电流Idsn来确定基板偏压Vbn的电压值Vbnl。此时，期望以使电流Idsp的绝对值和电流Idsn的绝对值相等的方式来确定基板偏压Vbn及基板偏压Vbp。
[0212]优选的是，以使根据所获取的电流Idsp及所获取的电流Idsn各自的倒数的和而计算出的计算值成为根据延迟时间Tpd的目标时间Tpdl而设定的设定值Rtl的方式，来确定基板偏压Vbn的电压值Vbnl。
[0213]具体而言，一边使基板偏压Vbn从O降低至负侧一边重复步骤S15及步骤S16。然后，在步骤S14中获取的电流Idsp和在步骤S16中获取的电流Idsn满足下式(I)
[0214](1/Idsp) + (1/Idsn) =Rtl (I)
[0215]时，作为步骤S17，能够将此时的基板偏压Vbn确定为电压值Vbnl。
[0216]优选的是，在主电路MCl中，以使向MISFETQP1及MISFETQP2施加基板偏压Vbp且向MISFETQN1及MISFETQN2施加基板偏压Vbn的状态下的主电路MCl的延迟时间Tpd成为目标时间Tpdl的方式，来确定设定值RU。在主电路MCl的延迟时间Tpd成为目标时间Tpdl时，使在ρ沟道型的MISFETQP1中流动的电流Idsp为电流Idspl，使在η沟道型的MISFETQNI及η沟道型的MISFETQN2中流动的电流Idsn为电流Idsnl。此时，设定值Rtl满足下式(2)
[0217]Rtl= (1/Idspl) + (1/1 dsn I) (2)。
[0218]具体而言,一边使基板偏压Vbn从O降低至负侧一边重复步骤S15及步骤S16。然后，在主电路MCl的延迟时间Tpd从目标时间Tpd2增加而成为目标时间Tpdl时，作为步骤S17，将此时的基板偏压Vbn确定为电压值Vbnl。
[0219]通过图15的点PNT2来表示进行了该步骤S15?步骤S17之后、即基板偏压Vbp被设定成电压值Vbpl且基板偏压Vbn被设定成电压值Vbnl的状态。点PNT2处的延迟时间Tpd成为主电路MCl的延迟时间Tpd的目标时间Tpdl。另外，连结点PNTl和点PNT2的直线的斜率在基板偏压Vbn为负的范围内与表示延迟时间Tpd的基板偏压Vbn依存性的直线LN2的斜率相等。
[0220]此外，步骤S15?步骤S17也能够与步骤S13及步骤S14并行地进行。但是，在进行步骤S15?步骤S17之前进行步骤S13及步骤S14来获取电流Idsp的情况下，能够容易进行步骤S15?步骤S17。
[0221]接下来，向主电路MCl施加基板偏压Vbpl及基板偏压Vbnl (图14的步骤S18)。此时，在步骤S18中，基板偏压控制电路CCl以通过基板偏压产生电路GCl产生被设定成电压值Vbpl的基板偏压Vbp、即基板偏压Vbpl并施加于主电路MCl的ρ沟道型的MISFETQP1及P沟道型的MISFETQP2的方式进行控制。另外，在步骤S18中，基板偏压控制电路CCl以通过基板偏压产生电路GCl产生被设定成电压值Vbnl的基板偏压Vbn、即基板偏压Vbnl并施加于主电路MCl的η沟道型的MISFETQN1及η沟道型的MISFETQN2的方式进行控制。
[0222]在这样的控制方法中，在主电路MCl中，在区域ARP中向η型阱5施加的基板偏压Vbpl为负，并且，在区域ARN中向ρ型阱6施加的基板偏压Vbnl为负。因此，在η型阱5与P型阱6的界面、即在图13中与虚线所包围的部分BP相当的部分处，能够减小η型阱5与P型阱6之间的电位差，因此，能够降低在η型阱5与ρ型阱6之间流动的漏电流。
[0223]<关于NOR电路的基板偏压的控制方法>
[0224]接下来，对主电路为NOR电路的例子进行说明。图16是表示控制向实施方式I的半导体集成电路器件中的主电路施加的基板偏压的工序的一部分的流程图。图17是用于说明以使延迟时间与目标时间相等的方式来确定基板偏压的电压值的图。图17的横轴表示基板偏压Vbp及基板偏压Vbn的电压值，图17的纵轴表示延迟时间Tpd。
[0225]首先，基板偏压控制电路CCl向速度监控电路DCl施加基板偏压Vbn (图16的步骤S21)，基于速度监控电路DCl的延迟时间Tpd来确定基板偏压Vbn的电压值Vbnl (图16的步骤S22)。
[0226]在步骤S21中，基板偏压控制电路CCl (参照图1)通过基板偏压产生电路GCl (参照图1)产生基板偏压Vbn并施加于速度监控电路DCl (参照图4)的η沟道型的MISFETQN5。在步骤S22中，基板偏压控制电路CCl基于将基板偏压Vbn施加于速度监控电路DCl的η沟道型的MISFETQN5的状态下的速度监控电路DCl的延迟时间Tpd，来确定基板偏压Vbn的电压值Vbnl。
[0227]优选的是，基板偏压控制电路CCl以使速度监控电路DCl的延迟时间Tpd成为小于主电路MCl的延迟时间的目标时间Tpdl的目标时间Tpd2的方式来确定基板偏压Vbn的电压值Vbnl。
[0228]在图17中，如表示例如延迟时间Tpd的基板偏压Vbn依存性的直线LN3所示，随着向η沟道型的MISFETQN5施加的基板偏压Vbn的上升，反相电路DCll (参照图4)的延迟时间Tpd减小。另一方面，在图17中，如表示例如延迟时间Tpd的基板偏压Vbp依存性的直线LN4所示，随着向ρ沟道型的MISFETQP5施加的基板偏压Vbp的上升，反相电路DCll的延迟时间Tpd增大。
[0229]另外，通过图17的点PNTO来表示进行步骤S21及步骤S22之前、即基板偏压Vbp及基板偏压Vbn均为O的最初状态。使点PNTO处的延迟时间Tpd为初始时间TpdO。在图17中，作为一例，示出了初始时间TpdO小于延迟时间的目标时间Tpdl的例子，但也能够存在初始时间TpdO大于目标时间Tpdl的情况。
[0230]而且，通过图17的点PNTl来表示进行步骤S21及步骤S22之后、即基板偏压Vbp仍为O但基板偏压Vbn被设定成电压值Vbnl的状态。点PNTl处的延迟时间Tpd成为小于目标时间Tpdl的目标时间Tpd2。
[0231]具体而言,一边使基板偏压Vbn的电压值从O向正侧上升一边重复基板偏压Vbn的施加及延迟时间Tpd的获取。然后，在延迟时间Tpd从初始时间TpdO减少而成为目标时间Tpd2时，能够将此时的基板偏压Vbn确定为电压值Vbnl。此时，点PNTl在基板偏压Vbn为正的范围内，位于表示延迟时间Tpd的基板偏压Vbn依存性的直线LN3上。
[0232]或者，基板偏压控制电路CCl也能够以使速度监控电路DCl的延迟时间Tpd成为大于主电路MCl的延迟时间的目标时间Tpdl的目标时间Tpd3的方式来确定基板偏压Vbn的电压值Vbnl。
[0233]接下来，基板偏压控制电路CCl向电流监控电路CM12(参照图6)的η沟道型的MISFETQN6施加基板偏压Vbnl (图16的步骤S23)，并获取电流Idsn (图16的步骤S24)。另外，基板偏压控制电路CCl向电流监控电路CM13(参照图7)的ρ沟道型的MISFETQP7及P沟道型的MISFETQP8施加基板偏压Vbp (图16的步骤S25)，并获取电流Idsp (图16的步骤S26)。然后，确定基板偏压Vbp的电压值Vbpl (图16的步骤S27)。
[0234]在步骤S23中，基板偏压控制电路CCl通过基板偏压产生电路GCl产生被设定成电压值Vbnl的基板偏压Vbn、即基板偏压Vbnl并施加于电流监控电路CM12的η沟道型的MISFETQN6。在步骤S24中，基板偏压控制电路CCl通过电流监控电路CM12获取在施加有基板偏压Vbnl的状态下在η沟道型的MISFETQN6中流动的电流I dsn。
[0235]另一方面，在步骤S25中，基板偏压控制电路CCl通过基板偏压产生电路GCl产生基板偏压Vbp并施加于电流监控电路CM13的ρ沟道型的MISFETQP7及ρ沟道型的MISFETQP8。另外，在步骤S26中，基板偏压控制电路CCl通过电流监控电路CM13获取在施加有基板偏压Vbp的状态下在ρ沟道型的MISFETQP7及ρ沟道型的MISFETQP8中流动的电流Idsp。然后，在步骤S27中，基板偏压控制电路CCl基于所获取的电流Idsp及所获取的电流Idsn来确定基板偏压Vbp的电压值Vbpl。
[0236]优选的是，以使根据所获取的电流Idsp及所获取的电流Idsn各自的倒数的和而计算出的计算值成为根据延迟时间Tpd的目标时间Tpdl而设定的设定值Rtl的方式，来确定基板偏压Vbp的电压值Vbpl。
[0237]具体而言，一边使基板偏压Vbp从O向正侧上升一边重复步骤S25及步骤S26。然后，在步骤S24中获取的电流Idsn和在步骤S26中获取的电流Idsp满足上式(I)时，作为步骤S27，能够将此时的基板偏压Vbp确定为电压值Vbpl。
[0238]优选的是，在主电路MCl中，以使向MISFETQN3及MISFETQN4施加基板偏压Vbn且向MISFETQP3及MISFETQP4施加基板偏压Vbp的状态下的主电路MCl的延迟时间Tpd成为目标时间Tpdl的方式来确定设定值RU。在主电路MCl的延迟时间Tpd成为目标时间Tpdl时，使在P沟道型的MISFETQP3及ρ沟道型的MISFETQP4中流动的电流Idsp为电流Idspl，使在η沟道型的MISFETQN3中流动的电流Idsn为电流Idsnl。此时，设定值Rtl满足上式⑵。
[0239]具体而言，一边使基板偏压Vbp从O向正侧上升一边重复步骤S25及步骤S26。然后，在主电路MCl的延迟时间Tpd从目标时间Tpd2增加而成为目标时间Tpdl时，作为步骤S27，能够将此时的基板偏压Vbp确定为电压值Vbpl。
[0240]通过图17的点PNT2来表示进行该步骤S25?步骤S27之后、即基板偏压Vbp被设定成电压值Vbpl且基板偏压Vbn被设定成电压值Vbnl的状态。点PNT2处的延迟时间Tpd成为主电路MCl的延迟时间Tpd的目标时间Tpdl。另外，连结点PNTl和点PNT2的直线的斜率在基板偏压Vbp为正的范围内，与表示延迟时间Tpd的基板偏压Vbp依存性的直线LN4的斜率相等。
[0241]此外，步骤S25?步骤S27的工序也能够与步骤S23及步骤S24的工序并行地进行。但是，在进行步骤S25?步骤S27的工序之前进行步骤S23及步骤S24的工序来获取电流Idsn的情况下，能够容易地进行步骤S25?步骤S27的工序。
[0242]接下来，向主电路MCl施加基板偏压Vbpl及基板偏压Vbnl (图16的步骤S28)。此时，在步骤S28中，基板偏压控制电路CCl以通过基板偏压产生电路GCl产生被设定成电压值Vbpl的基板偏压Vbp、即基板偏压Vbpl并施加于主电路MCl的ρ沟道型的MISFETQP3及P沟道型的MISFETQP4的方式进行控制。另外，在步骤S28中，基板偏压控制电路CCl以通过基板偏压产生电路GCl产生被设定成电压值Vbnl的基板偏压Vbn、即基板偏压Vbnl并施加于主电路MCl的η沟道型的MISFETQN3及η沟道型的MISFETQN4的方式进行控制。
[0243]在这样的控制方法中，在主电路MCl中，在区域ARP中向η型阱5施加的基板偏压Vbpl为正，并且，在区域ARN中向ρ型阱6施加的基板偏压Vbnl为正。因此，在η型阱5与P型阱6的界面、即在图13中与虚线所包围的部分BP相当的部分处，能够减小η型阱5与P型阱6之间的电位差，因此，能够降低在η型阱5与ρ型阱6之间流动的漏电流。
[0244]<电流监控电路的变形例>
[0245]接下来，对电流监控电路CMl的变形例进行说明。图18是表示实施方式I的变形例的半导体集成电路器件中的电流监控电路的结构的电路图。图19是示意地表示基板偏压Vbn的电压值Vbnl与在电流监控电路中流动的电流Idsn之间的关系的曲线图。图20是示意地表示相互串联连接的η沟道型的MISFET的数量Nm与基板偏压Vbn的电压值Vbnl之间的关系的曲线图。
[0246]在本变形例中，作为具有η沟道型的MISFET的电流监控电路，具有图6所示的电流监控电路CM12、图8所示的电流监控电路CM14、以及图18所示的电流监控电路CM15。另夕卜，在电流监控电路CM12中，使向η沟道型的MISFETQN6施加的基板偏压Vbn为基板偏压VbIn。而且，在电流监控电路CM14中，使向η沟道型的MISFETQN7及η沟道型的MISFETQN8施加的基板偏压Vbn为基板偏压Vb2n。
[0247]如图18所示，电流监控电路CM15具有η沟道型的MISFETQN9、η沟道型的MISFETQN10 及 η 沟道型的 MISFETQN11。η 沟道型的 MISFETQN9、n 沟道型的 MISFETQN10 及η沟道型的MISFETQN11相互串联连接在施加有电源电压Vdd的电源线与成为接地电位GND的接地线之间。η沟道型的MISFETQN9的漏电极与电源电压Vdd连接、S卩与电源连接。η沟道型的MISFETQN9的源电极与η沟道型的MISFETQN10的漏电极连接。η沟道型的MISFETQN10的源电极与η沟道型的MISFETQN11的漏电极连接。η沟道型的MISFETQN11的源电极与接地电位GND连接、即接地。而且，在η沟道型的MISFETQN9、η沟道型的MISFETQN10及η沟道型的MISFETQN11中，作为基板偏压电压而施加有基板偏压Vbn。在电流监控电路CM15中，使向η沟道型的MISFETQN9、η沟道型的MISFETQN10及η沟道型的MISFETQN11施加的基板偏压Vbn为基板偏压Vb3n。
[0248]在例如NAND电路中，关于相互串联连接的η沟道型的MISFET的数量，根据作为目的电路动作而能够采取各种各样的值。因此，作为具有η沟道型的MISFET的电流监控电路，优选以使相互串联连接的η沟道型的MISFET的数量Nm为1、2、3的方式具有多个电流监控电路。此时，如图19所示，在η沟道型的MISFET的数量Nm分别为1、2、3的情况下，随着基板偏压Vbln、基板偏压Vb2n及基板偏压Vb3n各自的增加，在电流监控电路的η沟道型的MISFET中流动的电流Idsn增加。
[0249]但是，在作为基板偏压Vb In、基板偏压Vb2n及基板偏压Vb3n而施加相同电压值的情况下，随着η沟道型的MISFET的数量Nm增大而电流Idsn减小。S卩，表示基板偏压Vbn与电流Idsn的关系的直线随着η沟道型的MISFET的数量Nm增大而位于下方。
[0250]在此，如图19所示，使电流Idsn满足上式(I)时的电流Idsn为目标电流Idsn2。另外，使电流Idsn成为目标电流Idsn2时的基板偏压VbIn、基板偏压Vb2n及基板偏压Vb3n各自的电压值为电压值Vblnl、电压值Vb2nl及电压值Vb3nl。此时，如图19及图20所示，电压值Vblnl、电压值Vb2nl及电压值Vb3nl按该顺序上升。即，确定为基板偏压Vbn的电压值Vbnl的电压值随着相互串联连接的η沟道型的MISFET的数量Nm的增加而上升。
[0251]因此，通过具有以使相互串联连接的η沟道型的MISFET的数Nm为1、2、3那样的多个电流监控电路，能够根据各个数量Nm容易地确定最佳的基板偏压Vbn的电压值Vbnl。或者，由于能够求出基板偏压Vbn的电压值Vbnl相对于相互串联连接的η沟道型的MISFET的数量Nm的变化率，所以能够更高精度地确定基板偏压Vbn的电压值Vbnl。
[0252]例如，在进行了图14的步骤S14之后，在进行图14的步骤S15时，基板偏压控制电路CCl通过基板偏压产生电路GCl产生基板偏压Vbln并施加于电流监控电路CM12 (参照图6)的η沟道型的MISFETQN6。另外，基板偏压控制电路CCl通过基板偏压产生电路GCl产生基板偏压Vb3n并施加于电流监控电路CM15 (参照图18)的η沟道型的MISFETQN9、η沟道型的MISFETQN10及η沟道型的MISFETQN11。此外，基板偏压控制电路CCl通过基板偏压产生电路GCl产生基板偏压Vb2n并施加于电流监控电路CM14 (参照图8)的η沟道型的MISFETQN7及η沟道型的MISFETQN8的情况与实施方式I相同。
[0253]然后，在进行步骤S16时，基板偏压控制电路CCl通过电流监控电路CM12获取在施加有基板偏压Vbln的状态下在η沟道型的MISFETQN6中流动的电流Idsn (以后称作电流Idsln)。另外，通过电流监控电路CMl5获取在施加有基板偏压Vb3n的状态下在η沟道型的MISFETQN9、n沟道型的MISFETQN10及η沟道型的MISFETQN11中流动的电流Idsn (以后称作电流Ids3n)。此外，通过电流监控电路CM14获取在施加有基板偏压Vb2n的状态下在MISFETQN7及MISFETQN8中流动的电流Idsn(以后称作电流Ids2n)的情况与实施方式I相同。
[0254]而且，在进行步骤S18时，基板偏压控制电路CCl基于所获取的电流Idsp及所获取的电流Idsln来确定基板偏压Vbln的电压值Vblnl。另外，基板偏压控制电路CCl基于所获取的电流Idsp及所获取的电流Ids3n来确定基板偏压Vb3n的电压值Vb3nl。此外，基板偏压控制电路CCl基于所获取的电流Idsp及所获取的电流Ids2n来确定基板偏压Vb2n的电压值Vb2nl的情况与实施方式I相同。另外，电压值Vblnl及电压值Vb3nl的具体确定方法能够与电压值Vb2nl的确定方法相同。
[0255]优选的是，构成电流监控电路CM15的MISFETQN9?MISFETQN11与构成主电路MCl的 MISFETQN1 及 MISFETQN2 为同种的 MISFET。即 MISFETQN9 ?MISFETQN11 的阈值电压与MISFETQN1及MISFETQN2的阈值电压相等。由此，能够高精度地控制向构成主电路MCl的MISFETQNI及MISFETQN2施加的基板偏压Vbn。
[0256]此外，在上述说明中，对主电路为NAND电路、相互串联连接的MISFET为η沟道型的MISFET的情况进行了说明。但是，在主电路为NOR电路、相互串联连接的MISFET为ρ沟道型的MISFET的情况下，也同样地能够具有使相互串联连接的P沟道型的MISFET的数量Nm为1、2、3那样的多个电流监控电路。由此，能够根据各个数量Nm容易地确定最佳的基板偏压Vbp的电压值Vbpl。或者，由于能够求出基板偏压Vbp的电压值Vbpl相对于相互串联连接的P沟道型的MISFET的数量Nm的变化率，所以能够更高精度地确定基板偏压Vbp的电压值Vbpl。
[0257]<关于阈值电压的偏差的其他补偿方法>
[0258]作为阈值电压的偏差的其他补偿方法，考虑到如下方法:以使形成在半导体集成电路器件内的复制电路的延迟时间成为目标时间的方式，来确定向复制电路施加的基板偏压的电压值，并将被设定成该电压值的基板偏压施加到主电路来控制阈值电压。但是，在半导体集成电路器件内形成复制电路意味着，半导体集成电路器件的面积与复制电路的形成面积量相应地增加，因此，从使半导体集成电路器件小型化的观点出发，存在缺陷。
[0259]另一方面，作为阈值电压的偏差的另一其他补偿方法，考虑到如下方法:在半导体集成电路器件内形成例如环形振荡器电路等延迟电路，以使形成的延迟电路的延迟时间成为目标时间的方式来确定向延迟电路施加的基板偏压的电压值，并将被设定成该电压值的基板偏压施加到主电路来控制阈值电压。
[0260]但是，在延迟电路为具有包括多个例如CMIS反相电路的环形振荡器电路等单纯电路的延迟电路的情况下，即使将被设定成以使延迟电路的延迟时间成为目标时间的方式而确定的电压值的基板偏压施加到主电路，主电路的延迟时间也不会成为目标时间。其原因在于，在主电路例如为NAND电路或NOR电路等电路的情况下，由于在主电路内包含相互串联连接的η沟道型或ρ沟道型的MISFET，所以即使在施加有被设定成相同电压值的基板偏压的情况下，主电路的延迟时间也会与单纯延迟电路的延迟时间不同。因此，难以通过施加以使延迟电路的延迟时间成为目标时间的方式而确定的基板偏压的电压值进行控制，以使得主电路的延迟时间成为目标时间。因此，无法容易地补偿构成主电路的MISFET的阈值电压等特性的偏差，半导体集成电路器件的性能降低。
[0261]<本实施方式的主要特征和效果>
[0262]本实施方式I的半导体集成电路器件在速度监控电路的基础上，作为电流监控电路，与主电路同样地，具有由P沟道型及η沟道型中的一种沟道型的MISFET相互串联连接而成的电路。基于向构成速度监控电路所包含的反相电路的MISFET中的另一种沟道型的MISFET施加基板偏压的状态下的速度监控电路的延迟时间，来确定向该另一种沟道型的MISFET施加的基板偏压的电压值。接下来，将被设定成该电压值的基板偏压施加到该另一种沟道型的MISFET，并向该一种沟道型的MISFET施加基板偏压。然后，在像这样施加有基板偏压的状态下，基于在各个沟道型的MISFET中流动的电流，来确定向该一种沟道型的MISFET施加的基板偏压的电压值。
[0263]通过同时使用这样的电流监控电路和速度监控电路，即使在作为主电路具有由ρ沟道型及η沟道型中的一种沟道型的MISFET相互串联连接而成的电路的情况下，也能够以使主电路的延迟时间成为目标时间的方式高精度地控制基板偏压的电压值。因此，由于能够容易地补偿构成主电路的MISFET的阈值电压等特性的偏差，所以能够提高半导体集成电路器件的性能。另外，由于即使不形成与主电路相同的电路、即复制电路也能够以使主电路的延迟时间成为目标时间的方式高精度地控制基板偏压的电压值，所以能够提高半导体集成电路器件的性能。
[0264]能够认为上述的MISFET的阈值电压等特性的偏差不是单片化的芯片内的阈值电压的偏差、即所谓的局部(local)偏差，而是例如因半导体集成电路器件的制造工序偏差而导致的芯片间的阈值电压的偏差、即所谓的全局(global)偏差的情况。在这样的情况下，通过在芯片内向多个MISFET施加相等的基板偏压，能够容易地控制阈值电压，因此，阈值电压的偏差补偿效果更好。
[0265](实施方式2)
[0266]在实施方式I的半导体集成电路器件中，优选的是，在构成主电路及基板偏压控制电路的MISFET中，在ρ沟道型的MISFET之间阈值电压相等，在η沟道型的MISFET之间阈值电压相等。与之相对，在实施方式2的半导体集成电路器件中，主电路及基板偏压控制电路分别形成于在各自区域之间P沟道型的MISFET的阈值电压不同、且η沟道型的MISFET的阈值电压不同的多个电路区域中。
[0267]此外，以下，对主电路及基板偏压控制电路分别形成在MISFET的阈值电压彼此不同的两个区域的情况进行说明。但是，实施方式2的半导体集成电路器件的主电路及基板偏压控制电路也可以分别形成在MISFET的阈值电压彼此不同的三个以上的多个区域中。
[0268]<半导体集成电路器件的结构>
[0269]在本实施方式2的半导体集成电路器件中，构成主电路及基板偏压控制电路的MISFET形成于在各自区域之间ρ沟道型的MISFET的阈值电压不同、且η沟道型的MISFET的阈值电压不同的两个电路区域HVT及电路区域LVT中。
[0270]形成在电路区域HVT中的ρ沟道型的MISFET各自的阈值电压的绝对值大于形成在电路区域LVT中的ρ沟道型的MISFET中的任一 MISFET的阈值电压的绝对值。
[0271]形成在电路区域HVT中的η沟道型的MISFET各自的阈值电压的绝对值大于形成在电路区域LVT中的η沟道型的MISFET中的任一 MISFET的阈值电压的绝对值。
[0272]以下，作为一例，对主电路为NAND电路的情况进行说明。但是，在主电路为NOR电路的情况下，只要使沟道型及导电型全部相反且使向电源电压Vdd的连接和与接地电位GND的连接相反，就能够与主电路为NAND电路的情况相同。
[0273]图21是表示实施方式2的半导体集成电路器件中的作为主电路的一例的NAND电路的结构的电路图。图22是表示实施方式2的半导体集成电路器件中的速度监控电路的结构的电路图。图23及图24是表示实施方式2的半导体集成电路器件中的电流监控电路的结构的电路图。
[0274]如图21所示，在电路区域HVT中，主电路MClH以电压Vinl及电压Vin2为两个输入，以电压Vout为一个输出。另外，在电路区域HVT中，主电路MClH包含ρ沟道型的MISFETQP1H、ρ 沟道型的 MISFETQP2H、η 沟道型的 MISFETQN1H 及 η 沟道型的 MISFETQN2H。
[0275]另一方面，如图21所示，在电路区域LVT中，主电路MClL以电压Vinl及电压Vin2为两个输入，以电压Vout为一个输出。另外，在电路区域LVT中，主电路MClL包含ρ沟道型的 MISFETQPlL、p 沟道型的 MISFETQP2L、n 沟道型的 MISFETQN1L 及 η 沟道型的 MISFETQN2L。
[0276]如图21所示，电路区域HVT中的主电路MClH及电路区域LVT中的主电路MClL分别除构成各自的相同沟道型的MISFET的阈值电压彼此不同的方面以外，能够成为与在实施方式I中使用图2说明的主电路MCl相同的结构。
[0277]如图22所示，在电路区域HVT中，作为延迟电路的速度监控电路DClH具有多个反相电路DCl 1Η。而且，反相电路DCllH包含例如ρ沟道型的MISFETQP5H及η沟道型的MISFETQN5H。另一方面，在电路区域LVT中，作为延迟电路的速度监控电路DClL具有多个反相电路DCl 1L，反相电路DCl IL包含例如ρ沟道型的MISFETQP5L及η沟道型的MISFETQN5L。
[0278]如图22所示，电路区域HVT中的速度监控电路DClH及电路区域LVT中的速度监控电路DClL分别除构成各自的相同沟道型的MISFET的阈值电压不同的方面以外，能够成为与在实施方式I中使用图4说明的速度监控电路DCl相同的结构。
[0279]如图23所示，在电路区域HVT中，电流监控电路CMllH具有ρ沟道型的MISFETQP6H。另一方面，在电路区域LVT中，电流监控电路CMllL具有ρ沟道型的MISFETQP6L。
[0280]如图23所示，电路区域HVT中的电流监控电路CMl IH及电路区域LVT中的电流监控电路CMllL分别除构成各自的相同沟道型的MISFET的阈值电压不同的方面以外，能够成为与在实施方式I中使用图5说明的电流监控电路CMll相同的结构。
[0281]如图24所示，在电路区域HVT中，电流监控电路CM14H具有η沟道型的MISFETQN7H及η沟道型的MISFETQN8H。另一方面，在电路区域LVT中，电流监控电路CM14L具有η沟道型的 MISFETQN7L 及 η 沟道型的 MISFETQN8L。
[0282]如图24所示，电路区域HVT中的电流监控电路CM14H及电流监控电路CM14L分别除构成各自的相同沟道型的MISFET的阈值电压彼此不同的方面以外，能够成为与在实施方式I中使用图8说明的电流监控电路CM14相同的结构。
[0283]接下来，对电路区域HVT及电路区域LVT与区域ARP及区域ARN之间的关系进行说明。以下，以构成半导体集成电路器件的电路中的速度监控电路为例进行说明。但是，关于构成半导体集成电路器件的电路中的例如电流监控电路等速度监控电路以外的电路，也能够是同样的。
[0284]图25是构成速度监控电路的一部分的半导体集成电路器件的俯视图。图26是构成速度监控电路的一部分的半导体集成电路器件的剖视图。图26是沿图25的A-A线的剖视图。此外，在图25中，在与图10同样地将层间绝缘膜13、硅化物层12及侧壁间隔件11除去而透视的基础上，与图10不同地，示出了将ρ型半导体区域9、η型半导体区域10、Β0Χ层2a及BOX层2b除去而透视的状态。另外，在图25及图26中，使与支承基板I的作为主面的表面Ia平行且相互正交的两个方向为X轴方向及Y轴方向，使与支承基板I的表面Ia垂直的方向为Z轴方向。
[0285]在本实施方式2的半导体集成电路器件中的速度监控电路DClH及速度监控电路DClL中，关于η型阱5及ρ型阱6以外的部分，与使用图10及图11说明的实施方式I的半导体集成电路器件中的速度监控电路DCl的各部分相同。另外，在图25及图26中，在电路区域HVT及电路区域LVT各自中分别示出一个包含ρ沟道型的MISFET和η沟道型的MISFET的CMIS反相电路。
[0286]如图25及图26所示，在本实施方式2中，与实施方式I同样地，在区域ARP中，在支承基板I的表面Ia侧形成有作为η型的半导体区域的η型阱5，在区域ARN中，在支承基板I的表面Ia侧形成有作为ρ型的半导体区域的ρ型阱6。
[0287]另一方面，如图25及图26所示，在本实施方式2中，与实施方式I不同的是，区域ARP由MISFET的阈值电压不同的两个区域、即由区域ARPH及区域ARPL组成。另外，区域ARN由MISFET的阈值电压不同的两个区域、即由区域ARNH及区域ARNL组成。区域ARPH是区域ARP中的电路区域HVT所包含的区域，区域ARPL是区域ARP中的电路区域LVT所包含的区域，区域ARNH是区域ARN中的电路区域HVT所包含的区域,区域ARNL是区域ARN中的电路区域LVT所包含的区域。
[0288]优选的是，在区域ARPH中，在η型阱5的上层部形成有η型的半导体区域21，在区域ARPL中，在η型阱5的上层部形成有η型的半导体区域22。此时，BOX层2a形成在η型的半导体区域21上及η型的半导体区域22上，SOI层3a在区域ARPH及区域ARPL中形成在BOX层2a上。
[0289]例如，通过使η型的半导体区域21中的η型杂质浓度大于η型的半导体区域22中的η型杂质浓度，使形成在区域ARPH中的ρ沟道型的MISFETQP5H的阈值电压的绝对值大于形成在区域ARPL中的ρ沟道型的MISFETQP5L的阈值电压的绝对值。具体而言，在形成了 η型阱5之后，在区域ARPH及区域ARPL中，在向η型阱5的上层部导入例如砷(As)或磷(P)等η型杂质时，使在区域ARPH中导入的η型杂质的剂量(dose)大于在区域ARPL中导入的η型杂质的剂量。通过这样的方法，使η型的半导体区域21中的η型杂质浓度大于η型的半导体区域22中的η型杂质浓度。
[0290]同样地，在区域ARNH中，在P型阱6的上层部形成有P型的半导体区域23，在区域ARNL中，在ρ型阱6的上层部形成有ρ型的半导体区域24。虽然省略了图示，但BOX层2b (参照图12)形成在ρ型的半导体区域23上及ρ型的半导体区域24上，SOI层3b (参照图12)在区域ARNH及区域ARNL中形成在BOX层2b上。
[0291]例如，通过使ρ型的半导体区域23中的ρ型杂质浓度大于P型的半导体区域24中的P型杂质浓度，使形成在区域ARNH中的η沟道型的MISFETQN5H的阈值电压大于形成在区域ARNL中的η沟道型的MISFETQN5L的阈值电压。具体而言，在形成了 P型阱6之后，在区域ARNH及区域ARNL中，在向ρ型阱6的上层部导入例如硼(B)等ρ型杂质时，使在区域ARNH中导入的ρ型杂质的剂量大于在区域ARNL中导入的ρ型杂质的剂量。通过这样的方法，使P型的半导体区域23中的ρ型杂质浓度大于ρ型的半导体区域24中的ρ型杂质浓度。
[0292]优选的是，区域ARPL与区域ARPH相邻，半导体区域22与半导体区域21相邻。另夕卜，区域ARNL与区域ARNH相邻，半导体区域24与半导体区域23相邻。
[0293]此外，关于η型阱5及ρ型阱6中的杂质浓度，能够与实施方式I相同。另外，如图25及图26所示，也可以在例如区域ARPH与区域ARPL的边界以及区域ARNH与区域ARNL的边界处形成有虚拟栅电极8c，用于调整ρ型半导体区域9及η型半导体区域10的电位。
[0294]在本实施方式2中，也与实施方式I同样地，由于能够向与SOI层3a电绝缘的η型阱5施加基板偏压Vbp且向与SOI层3b电绝缘的ρ型阱6施加基板偏压Vbn，所以能够在大范围内调整基板偏压Vbp及基板偏压Vbn的电压值。因此，能够高精度地控制向构成主电路MCl的MISFET施加的基板偏压。
[0295]<基板偏压的控制方法>
[0296]在本实施方式2中，在MISFET的阈值电压不同的两个电路区域HVT及电路区域LVT各自中，能够进行与实施方式I中的基板偏压的控制方法相同的基板偏压的控制方法。
[0297]在电路区域HVT中，考虑主电路MClH为NAND电路的情况。该情况下，将QP1、QP2、QP5、QP6、QN1、QN2、QN7及QN8所示的各MISFET(参照图2、图4、图5及图8)置换成QP1H、QP2H、QP5H、QP6H、QN1H、QN2H、QN7H&QN8H 所示的各 MISFET (参照图 21 ?图 24)。然后在这样置换了 MISFET的状态下，进行图14的步骤Sll?步骤S18。由此，在电路区域HVT中，能够控制向主电路MClH施加的基板偏压。
[0298]另外，在电路区域LVT中，考虑主电路MClL为NAND电路的情况。该情况下，将QPl、QP2、QP5、QP6、QNU QN2、QN7及QN8所示的各MISFET (参照图2、图4、图5及图8)置换成QP1L、QP2L、QP5L、QP6L、QN1L、QN2L、QN7L 及 QN8L 所示的各 MISFET (参照图 21 ?图 24)。然后在这样置换了 MISFET的状态下，进行图14的步骤Sll?步骤S18。由此，在电路区域LVT中，能够控制向主电路MClL施加的基板偏压。
[0299]同样地，在电路区域HVT中，考虑主电路MClH为NOR电路的情况(省略图示)。该情况下，使用作为与QN3、QN4、QN5、QN6、QP3、QP4、QP7及QP8所示的各MISFET (参照图3、图4、图6及图7)相同的MISFET且形成在电路区域HVT中的MISFET来进行图16的步骤S21?步骤S28。由此，能够控制向主电路MClH施加的基板偏压。
[0300]另外，在电路区域LVT中，考虑主电路MClL为NOR电路的情况(省略图示)。该情况下，使用作为与QN3、QN4、QN5、QN6、QP3、QP4、QP7及QP8所示的各MISFET (参照图3、图4、图6及图7)相同的MISFET且形成在电路区域LVT中的MISFET来进行图16的步骤S21?步骤S28。由此，能够控制向主电路MClL施加的基板偏压。
[0301]<本实施方式的主要特征和效果>
[0302]在本实施方式2的半导体集成电路器件中，主电路及基板偏压控制电路形成于在各自区域之间P沟道型的MISFET的阈值电压不同、且η沟道型的MISFET的阈值电压不同的多个电路区域中。由此，即使在主电路分别形成于MISFET的阈值电压不同的多个电路区域中的情况下，也能够使用形成在各个电路区域中的基板偏压控制电路针对各个电路区域的主电路以使延迟时间成为目标时间的方式高精度地控制基板偏压的电压值。因此，对于主电路中的形成在MISFET的阈值电压不同的多个电路区域的每一个电路区域上的部分，与实施方式I同样地，由于能够容易地补偿构成主电路的MISFET的阈值电压等特性的偏差，所以能够提高半导体集成电路器件的性能。
[0303]而且，在本实施方式2的半导体集成电路器件中，优选的是，能够使基板偏压控制电路中的形成在MISFET的阈值电压不同的两个电路区域的每一个电路区域上的部分所包含的MISFET形成在同一 η型阱或ρ型阱之上。因此，与使阈值电压不同的两种MISFET分别形成在彼此分离地形成的两个η型阱或两个ρ型阱之上的情况相比，能够使速度监控电路及电流监控电路的面积小型化，能够使半导体集成电路器件进一步小型化。
[0304](实施方式3)
[0305]在实施方式I的半导体集成电路器件中，具有包括多个由P沟道型的MISFET及η沟道型的MISFET构成的CMIS反相电路的速度监控电路、和电流监控电路。与之相对，在实施方式3的半导体集成电路器件中，具有包括多个仅由ρ沟道型的MISFET构成的反相电路的速度监控电路、和包括多个仅由η沟道型的MISFET构成的反相电路的速度监控电路，但不具有电流监控电路。
[0306]<半导体集成电路器件的结构>
[0307]图27是表示实施方式3的半导体集成电路器件的结构的框图。如图27所示，本实施方式3的半导体集成电路器件具有主电路MC2和基板偏压控制电路CC2。本实施方式3的半导体集成电路器件在基板偏压控制电路CC2具有多个作为延迟电路的速度监控电路DC2及速度监控电路DC3的方面、以及不具有电流监控电路的方面，与实施方式I的半导体集成电路器件不同。另外，关于本实施方式3的半导体集成电路器件中的主电路MC2及作为电压产生电路的基板偏压产生电路GC2的每一个,能够分别与实施方式I的半导体集成电路器件中的主电路MCl及基板偏压产生电路GCl相同。
[0308]图28?图31是表示实施方式3的半导体集成电路器件中的速度监控电路的结构的电路图。图28示出作为速度监控电路DC2的一例的速度监控电路DC21，图29示出作为速度监控电路DC2的一例的速度监控电路DC22。图30示出作为速度监控电路DC3的一例的速度监控电路DC31，图31示出作为速度监控电路DC3的一例的速度监控电路DC32。此夕卜，在图28?图31中，示出了各个速度监控电路所具有的多个反相电路中的三个反相电路，但各个速度监控电路所具有的反相电路的数量也可以是I或3以外的复数。
[0309]如图28?图31所示，速度监控电路DC21、速度监控电路DC22、速度监控电路DC31及速度监控电路DC32分别是具有输入电压Vin的输入节点及输出电压Vout的输出节点的延迟电路。
[0310]图28所示的速度监控电路DC21具有的反相电路DC211例如由P沟道型的MISFETQP21及电阻元件RP21构成。ρ沟道型的MISFETQP21的源电极与电源电压Vdd连接、即与电源连接，ρ沟道型的MISFETQP21的漏电极与成为电源电压Vdd的电位和接地电位GND之间的电位的节点η3连接。电阻元件RP21的一方与节点η3连接，电阻元件RP21的另一方与接地电位GND连接、即接地。在ρ沟道型的MISFETQP21中，作为基板偏压电压而施加有基板偏压Vbp。
[0311]图29所示的速度监控电路DC22具有的反相电路DC221例如由P沟道型的MISFETQP22、ρ沟道型的MISFETQP23及电阻元件RP22构成。ρ沟道型的MISFETQP22的源电极与电源电压Vdd连接、即与电源连接。ρ沟道型的MISFETQP22的漏电极与ρ沟道型的MISFETQP23的源电极连接。ρ沟道型的MISFETQP23的漏电极与成为电源电压Vdd的电位和接地电位GND之间的电位的节点η3连接。电阻元件RP22的一方与节点η3连接，电阻元件RP22的另一方与接地电位GND连接、即接地。在ρ沟道型的MISFETQP22及ρ沟道型的MISFETQP23中，作为基板偏压电压而施加有基板偏压Vbp。
[0312]图30所示的速度监控电路DC31具有的反相电路DC311例如由电阻元件RN21及η沟道型的MISFETQN21构成。电阻元件RN21的一方与电源电压Vdd连接、即与电源连接，电阻元件RN21的另一方与成为电源电压Vdd的电位和接地电位GND之间的电位的节点η4连接。η沟道型的MISFETQN21的漏电极与节点η4连接，η沟道型的MISFETQN21的源电极与接地电位GND连接、即接地。在η沟道型的MISFETQN21中，作为基板偏压电压而施加有基板偏压Vbn。
[0313]图31所示的速度监控电路DC32具有的反相电路DC321例如由电阻元件RN22、n沟道型的MISFETQN22及η沟道型的MISFETQN23构成。电阻元件RN22的一方与电源电压Vdd连接、即与电源连接，电阻元件RN22的另一方与成为电源电压Vdd的电位和接地电位GND之间的电位的节点η4连接。η沟道型的MISFETQN22的漏电极与节点η4连接。η沟道型的MISFETQN22的源电极与η沟道型的MISFETQN23的漏电极连接。η沟道型的MISFETQN23的源电极与接地电位GND连接、即接地。在η沟道型的MISFETQN22及η沟道型的MISFETQN23中，作为基板偏压电压而施加有基板偏压Vbn。
[0314]在图28及图29所示的速度监控电路DC2、以及图30及图31所示的速度监控电路DC3的每一个中，反相电路排列有多个，例如在使N为2以上的整数时排列有N个。而且，排列于第I至第N-1位的反相电路各自的输出侧与排列在下一位的反相电路的输入侧连接。像这样，通过使多个反相电路串联连接在输入节点与输出节点之间，能够形成各个反相电路的延迟时间为延迟时间Tpd的延迟电路。
[0315]此外，与实施方式I中的速度监控电路DCl (参照图4)同样地，也能够通过使N为3以上的奇数并使输出节点与输入节点连接而构成反馈电路，使速度监控电路DC2及速度监控电路DC3成为环形振荡器电路。由此，与实施方式I中的速度监控电路DCl同样地，能够更高精度地测定延迟时间Tpd。
[0316]另外，作为速度监控电路DC2及速度监控电路DC3，也能够使用由一个反相电路构成的电路。
[0317]在本实施方式3中，能够使QP21、QP22及QP23所示的ρ沟道型的MISFET (参照图28及图29)分别与实施方式I中的MISFETQP5同样地形成在图11所示的SOI层3a上，并向图11所示的η型阱5施加基板偏压Vbp。而且，能够使QN21、QN22及QN23所示的η沟道型的MISFET(参照图30及图31)分别与实施方式I中的MISFETQN5同样地形成在图12所示的SOI层3b上，并向图12所示的ρ型阱6施加基板偏压Vbn。
[0318]由此，由于能够向与SOI层3a电绝缘的η型阱5施加基板偏压Vbp，并向与SOI层3b电绝缘的ρ型阱6施加基板偏压Vbn，所以能够在大范围内调整基板偏压Vbp及基板偏压Vbn的电压值。因此，能够高精度地控制向构成主电路MC2的MISFET施加的基板偏压。
[0319]<基板偏压的控制方法>
[0320]接下来，对本实施方式3的半导体集成电路器件中的基板偏压的控制方法进行说明。图32是表示控制向实施方式3的半导体集成电路器件中的主电路施加的基板偏压的工序的一部分的流程图。
[0321]首先，基板偏压控制电路CC2向速度监控电路DC2(参照图28及图29)施加基板偏压Vbp (图32的步骤S31)，并基于速度监控电路DC2的延迟时间Tpd来确定基板偏压Vbp的电压值Vbpl (图32的步骤S32)。
[0322]在主电路MC2 (参照图27)为NAND电路(参照图2)的情况下，在步骤S31中，通过基板偏压产生电路GC2 (参照图27)产生基板偏压Vbp并施加于速度监控电路DC21 (参照图28)的MISFETQP21。然后，在步骤S32中，基于将基板偏压Vbp施加于MISFETQP21的状态下的速度监控电路DC21的延迟时间Tpd，来确定基板偏压Vbp的电压值Vbpl。
[0323]另一方面，在主电路MC2为NOR电路(参照图3)的情况下，在步骤S31中，通过基板偏压产生电路GC2产生基板偏压Vbp并施加于速度监控电路DC22 (参照图29)的ρ沟道型的MISFETQP22及ρ沟道型的MISFETQP23。然后，在步骤S32中，基于将基板偏压Vbp施加于MISFETQP22及MISFETQP23的状态下的速度监控电路DC22的延迟时间Tpd，来确定基板偏压Vbp的电压值Vbpl。
[0324]关于电压值Vbpl的具体确定方法，能够与图14的步骤Sll及步骤S12相同。
[0325]接下来，基板偏压控制电路CC2向速度监控电路DC3(参照图30及图31)施加基板偏压Vbn (图32的步骤S33)，并基于速度监控电路DC3的延迟时间Tpd来确定基板偏压Vbn的电压值Vbnl (图32的步骤S34)。
[0326]在主电路MC2 (参照图27)为NOR电路(参照图3)的情况下，在步骤S33中，通过基板偏压产生电路GC2 (参照图27)产生基板偏压Vbn并施加于速度监控电路DC31 (参照图30)的η沟道型的MISFETQN21。然后，在步骤S34中，基于将基板偏压Vbn施加于MISFETQN21的状态下的速度监控电路DC31的延迟时间Tpd，来确定基板偏压Vbn的电压值Vbnl。
[0327]另一方面，在主电路MC2为NAND电路(参照图2)的情况下，在步骤S33中，通过基板偏压产生电路GC2产生基板偏压Vbn并施加于速度监控电路DC32 (参照图31)的η沟道型的MISFETQN22及η沟道型的MISFETQN23。然后，在步骤S34中，基于将基板偏压Vbn施加于MISFETQN22及MISFETQN23的状态下的速度监控电路DC32的延迟时间Tpd，来确定基板偏压Vbn的电压值Vbnl。
[0328]关于电压值Vbnl的具体确定方法，能够与图16的步骤S21及步骤S22相同。
[0329]此外，步骤S33及步骤S34也能够与步骤S31及步骤S32并行地进行，还能够在步骤S31及步骤S32之前进行。
[0330]接下来，基板偏压控制电路CC2向主电路MC2施加基板偏压Vbpl及基板偏压Vbnl (图32的步骤S35)。在该步骤S35中，基板偏压控制电路CC2以通过基板偏压产生电路GC2产生被设定成电压值VbpI的基板偏压Vbp、即基板偏压Vbpl并施加于主电路MC2的P沟道型的MISFET的方式进行控制。另外，在步骤S35中，基板偏压控制电路CC2以通过基板偏压产生电路GC2产生被设定成电压值VbnI的基板偏压Vbn、即基板偏压Vbnl并施加于主电路MC2的η沟道型的MISFET的方式进行控制。关于以施加基板偏压Vbpl及基板偏压Vbnl的方式进行控制的具体方法，能够与图14的步骤S18或图16的步骤S28相同。
[0331]<本实施方式的主要特征和效果>
[0332]本实施方式3的半导体集成电路器件不具有电流监控电路，但作为速度监控电路与主电路同样地，具有包括由P沟道型及η沟道型中的一种沟道型的MISFET相互串联连接而成的反相电路的电路。另外，本实施方式3的半导体集成电路器件作为速度监控电路与主电路同样地，具有包括另一种沟道型的MISFET的反相电路的电路。基于向包括该另一种沟道型的MISFET的速度监控电路施加基板偏压的状态下的速度监控电路的延迟时间，来确定向该另一种沟道型的MISFET施加的基板偏压的电压值。另外，基于向由该一种沟道型的MISFET相互串联连接而成的速度监控电路施加基板偏压的状态下的速度监控电路的延迟时间，来确定向该一种沟道型的MISFET施加的基板偏压的电压值。
[0333]通过同时使用这样的两个速度监控电路，即使在作为主电路具有由P沟道型及η沟道型中的一种沟道型的MISFET相互串联连接而成的电路的情况下，也能够以使主电路的延迟时间成为目标时间的方式高精度地控制基板偏压的电压值。因此，由于能够容易地补偿构成主电路的MISFET的阈值电压等特性的偏差，所以能够提高半导体集成电路器件的性能。另外，由于即使不形成与主电路相同的电路、即复制电路也能够以使主电路的延迟时间成为目标时间的方式高精度地控制基板偏压的电压值，所以能够提高半导体集成电路器件的性能。
[0334]即使在MISFET的阈值电压等特性的偏差为所谓的全局偏差的情况下，通过在芯片内向多个MISFET施加相等的基板偏压，能够容易地控制阈值电压，因此，阈值电压的偏差补偿效果更好。
[0335](实施方式4)
[0336]在实施方式I的半导体集成电路器件中，作为速度监控电路，具有包括由P沟道型的MISFET及η沟道型的MISFET构成的CMIS反相电路的速度监控电路。与之相对，在实施方式4的半导体集成电路器件中，作为速度监控电路，具有包括仅由ρ沟道型的MISFET构成的反相电路的速度监控电路、或包括仅由η沟道型的MISFET构成的反相电路的速度监控电路。
[0337]作为速度监控电路，本实施方式4的半导体集成电路器件取代在实施方式I中使用图4说明的速度监控，具有在实施方式3中使用图28及图30说明的速度监控中的某一种，除该方面以外，与实施方式I的半导体集成电路器件相同。
[0338]本实施方式4中的基板偏压的控制方法取代在实施方式I中使用图4说明的速度监控，使用在实施方式3中使用图28及图30说明的速度监控中的某一种，除该方面以外，与实施方式I中的基板偏压的控制方法相同。
[0339]在主电路为NAND电路(参照图2)的情况下，首先，进行与图14的步骤Sll相同的步骤，向速度监控电路施加基板偏压Vbp，并进行与图14的步骤S12相同的步骤，基于速度监控电路的延迟时间Tpd来确定基板偏压Vbp的电压值Vbpl。
[0340]但是，在本实施方式4中，取代图4所示的速度监控电路DC1，向图28所示的速度监控电路DC21施加基板偏压Vbp。在这样的方法中，也能够基于速度监控电路DC21的延迟时间Tpd来确定基板偏压Vbp的电压值Vbpl。
[0341]然后，进行与图14的步骤S13?步骤S18相同的步骤。由此，基板偏压控制电路CCl (参照图1)以将基板偏压Vbpl施加于主电路MCl的P沟道型的MISFETQP1及ρ沟道型的MISFETQP2的方式进行控制。另外，基板偏压控制电路CCl以将基板偏压Vbnl施加于主电路MCl的η沟道型的MISFETQN1及η沟道型的MISFETQN2的方式进行控制。
[0342]另一方面，在主电路为NOR电路(参照图3)的情况下，首先，进行与图16的步骤S21相同的步骤，向速度监控电路施加基板偏压Vbn，并进行与图16的步骤S22相同的工序，基于速度监控电路的延迟时间Tpd来确定基板偏压Vbn的电压值Vbnl。
[0343]但是，在本实施方式4中，取代图4所示的速度监控电路DC1，向图30所示的速度监控电路DC31施加基板偏压Vbn。在这样的方法中，也能够基于速度监控电路DC31的延迟时间Tpd来确定基板偏压Vbn的电压值Vbnl。
[0344]然后，进行与图16的步骤S23?步骤S28相同的步骤。由此，基板偏压控制电路CCl以将基板偏压Vbpl施加于主电路MCl的P沟道型的MISFETQP3及P沟道型的MISFETQP4、且将基板偏压Vbnl施加于主电路MCl的η沟道型的MISFETQN3及η沟道型的MISFETQN4的方式进行控制。
[0345]在本实施方式4的半导体集成电路器件中，与实施方式I的半导体集成电路器件不同，速度监控电路取代CMIS反相电路而具有仅由ρ沟道型的MISFET构成的反相电路及仅由η沟道型的MISFET构成的反相电路。因此，在本实施方式4中，在作为主电路而具有NAND电路及NOR电路双方的情况下，具有与实施方式I相比多出两种的速度监控电路。
[0346]但是，在这样的情况下，也与速度监控电路具有CMIS反相电路的情况同样地，通过同时使用电流监控电路和速度监控电路，基板偏压控制电路能够以使主电路的延迟时间成为目标时间的方式高精度地控制基板偏压的电压值。因此，由于能够容易地补偿构成主电路的MISFET的阈值电压等特性的偏差，所以能够提高半导体集成电路器件的性能。另夕卜，即使没有形成与主电路相同的复制电路，也能够以使主电路的延迟时间成为目标时间的方式高精度地控制基板偏压的电压值，因此，尽管与实施方式I相比基板偏压控制电路的面积减小效果降低，但能够提高半导体集成电路器件的性能。
[0347](实施方式5)
[0348]在实施方式I的半导体集成电路器件中，向在NAND电路及NOR电路中相互串联连接的同一沟道型的两个MISFET分别施加的基板偏压的电压值相同。与之相对，在实施方式5的半导体集成电路器件中，向在NAND电路及NOR电路中相互串联连接的同一沟道型的两个MISFET的每一个分别施加具有分别进行调整后的电压值的基板偏压。
[0349]NAND电路包含相互串联连接的两个η沟道型的MISFET，N0R电路包含相互串联连接的两个P沟道型的MISFET。另一方面，通过使包含相互串联连接的P沟道型的MISFET和η沟道型的MISFET的反相电路进一步相互串联连接，在形成速度监控电路的情况下，所形成的速度监控电路不包含相互串联连接的同一沟道型的两个MISFET。即，在速度监控电路与主电路之间，MISFET的连接方法不同。因此，在基于这样的速度监控电路的延迟时间来确定基板偏压电压的电压值的情况下，关于主电路所包含的NAND电路及NOR电路，与主电路所包含的反相电路相比，可能会减小对MISFET的阈值电压等特性的偏差补偿效果。
[0350]因此，在本实施方式5中，作为速度监控电路，使用通过将NAND电路相互串联连接而形成的速度监控电路。或者，在本实施方式5中，作为速度监控电路，使用通过将NOR电路相互串联连接而形成的速度监控电路。由此，能够分别调整并分别确定向在主电路所包含的NAND电路或NOR电路中相互串联连接的同一沟道型的两个MISFET施加的基板偏压电压。因此,对于主电路所包含的NAND电路及NOR电路，与主电路所包含的反相电路同样地，也能够高精度地补偿MISFET的阈值电压等特性的偏差。
[0351]<半导体集成电路器件的结构>
[0352]首先，对本实施方式5的半导体集成电路器件的结构进行说明。
[0353]图33是表示实施方式5的半导体集成电路器件的结构的框图。图34是表示实施方式5的半导体集成电路器件中的作为主电路的一例的NAND电路的结构的电路图。图35是表示实施方式5的半导体集成电路器件中的作为主电路的一例的NOR电路的结构的电路图。此外，在图33中，将基板偏压Vbp及基板偏压Vbn表示为基板偏压Vb，将延迟时间Tpd41、延迟时间Tpd42及延迟时间Tpd5表示为延迟时间Tpd,将电流Idsp及Idsn表示为电流Ids。
[0354]如图33所示，本实施方式5的半导体集成电路器件具有主电路MC4和基板偏压控制电路CC4。主电路MC4及基板偏压控制电路CC4各自是由多个MISFET构成的电路。
[0355]如图34所示，在本实施方式5的半导体集成电路器件中的主电路MC4具有NAND电路时，主电路MC4具有分别输入电压Vinl及电压Vin2的两个输入节点，并具有输出电压Vout的一个输出节点。另外，此时，主电路MC4包含ρ沟道型的MISFETQP1、ρ沟道型的MISFETQP2、与ρ沟道型不同的η沟道型的MISFETQN1、以及η沟道型的MISFETQN2。此外，在主电路MC4具有NAND电路时，将主电路MC4称作主电路MC41。
[0356]ρ沟道型的MISFETQP1及ρ沟道型的MISFETQP2相互并联连接在相对于接地电位GND成为与电源电压Vdd相等的电位的电源线、即施加有电源电压Vdd的电源线、与成为电源电压Vdd的电位和接地电位GND之间的电位的节点nl之间。ρ沟道型的MISFETQPI的源电极及P沟道型的MISFETQP2的源电极与电源电压Vdd连接、即与电源连接。ρ沟道型的MISFETQPI的漏电极及ρ沟道型的MISFETQP2的漏电极与节点nl连接。
[0357]η沟道型的MISFETQN1及η沟道型的MISFETQN2相互串联连接在节点nl与成为接地电位GND的接地线之间。η沟道型的MISFETQN2的漏电极与节点nl连接。η沟道型的MISFETQN2的源电极与η沟道型的MISFETQN1的漏电极连接。η沟道型的MISFETQN1的源电极与接地电位GND连接、即接地。因此，MISFETQN1在MISFETQN2的与MISFETQP1侧相反的一侧，与MISFETQN2串联连接。
[0358]ρ沟道型的MISFETQP1的栅电极及η沟道型的MISFETQN1的栅电极与输入电压Vinl的输入节点连接。另外，ρ沟道型的MISFETQP2的栅电极及η沟道型的MISFETQN2的栅电极与输入电压Vin2的输入节点连接。而且，节点nl与输出电压Vout的输出节点连接。
[0359]在ρ沟道型的MISFETQP1及ρ沟道型的MISFETQP2中，作为基板偏压电压而施加有基板偏压Vbp。另一方面，在η沟道型的MISFETQN1中，作为基板偏压电压而施加有基板偏压Vbn，在η沟道型的MISFETQN2中，作为基板偏压电压而施加有基板偏压Vbns。基板偏压Vbn和基板偏压Vbns分别进行调整并分别确定。
[0360]另一方面，如图35所示，在本实施方式5的半导体集成电路器件中的主电路MC4具有NOR电路时，主电路MC4具有分别输入电压Vinl及电压Vin2的两个输入节点，并具有输出电压Vout的一个输出节点。另外，此时，主电路MC4包含ρ沟道型的MISFETQP3、ρ沟道型的MISFETQP4、n沟道型的MISFETQN3及η沟道型的MISFETQN4。此外，在主电路MC4具有NOR电路时，将主电路MC4称作主电路MC42。
[0361]ρ沟道型的MISFETQP3及ρ沟道型的MISFETQP4相互串联连接在施加有电源电压Vdd的电源线、与成为电源电压Vdd的电位和接地电位GND之间的电位的节点nl之间。ρ沟道型的MISFETQP3的源电极与电源电压Vdd连接、即与电源连接。ρ沟道型的MISFETQP3的漏电极与P沟道型的MISFETQP4的源电极连接。ρ沟道型的MISFETQP4的漏电极与节点nl连接。
[0362]η沟道型的MISFETQN3及η沟道型的MISFETQN4相互并联连接在节点nl与成为接地电位GND的接地线之间。η沟道型的MISFETQN3的漏电极及η沟道型的MISFETQN4的漏电极与节点nl连接。另外，η沟道型的MISFETQN3的源电极及η沟道型的MISFETQN4的源电极与接地电位GND连接、即接地。因此，MISFETQP3在MISFETQP4的与MISFETQN3侧相反的一侧，与MISFETQP4串联连接。
[0363]ρ沟道型的MISFETQP3的栅电极及η沟道型的MISFETQN3的栅电极与输入电压Vinl的输入节点连接。另外，ρ沟道型的MISFETQP4的栅电极及η沟道型的MISFETQN4的栅电极与输入电压Vin2的输入节点连接。而且，节点nl与输出电压Vout的输出节点连接。
[0364]在ρ沟道型的MISFETQP3中，作为基板偏压电压而施加有基板偏压Vbp，在ρ沟道型的MISFETQP4中，作为基板偏压电压而施加有基板偏压Vbps。基板偏压Vbp和基板偏压Vbps分别进行调整并分别确定。另一方面，在η沟道型的MISFETQN3及η沟道型的MISFETQN4中，作为基板偏压电压而施加有基板偏压Vbn。
[0365]也就是说，在本实施方式5中，主电路具有由ρ沟道型及η沟道型中的一种沟道型的至少两个MISFET相互串联连接而成的电路。
[0366]此外，主电路也可以具有与在实施方式I中使用图4及图9说明的速度监控电路DCl所包含的反相电路DCll相同的反相电路。该反相电路是例如由P沟道型的MISFET及η沟道型的MISFET构成的CMIS反相电路。
[0367]如图33所示，本实施方式5的半导体集成电路器件中的基板偏压控制电路CC4具有:作为延迟电路的速度监控电路DC4及DC5 ;对电流进行监控的电流监控电路CM4 ;和作为电压产生电路的基板偏压产生电路GC4。
[0368]另外，在本实施方式5中，作为速度监控电路，具有图36所示的速度监控电路DC4、图37所示的速度监控电路DC4、和图38所示的速度监控电路DC5。
[0369]图36?图38是表示实施方式5的半导体集成电路器件中的速度监控电路的结构的电路图。
[0370]图36所示的速度监控电路DC4是具有相互串联连接的多个NAND电路DC411的延迟电路。将具有这样的多个NAND电路DC411的速度监控电路DC4称作速度监控电路DC41。另外，在图36中，示出了速度监控电路DC4所包含的多个NAND电路DC411中的彼此相邻的两个NAND电路DC411。
[0371]多个NAND电路DC411各自具有分别输入电压Vinl及电压Vin2的两个输入节点，并具有输出电压Vout的一个输出节点。另外，此时，多个NAND电路DC411各自包含ρ沟道型的MISFETQP41、p沟道型的MISFETQP42、与ρ沟道型不同的η沟道型的MISFETQN41、以及η沟道型的MISFETQN42。
[0372]ρ沟道型的MISFETQP41及ρ沟道型的MISFETQP42相互并联连接在相对于接地电位GND成为与电源电压Vdd相等的电位的电源线、即施加有电源电压Vdd的电源线、与成为电源电压Vdd的电位和接地电位GND之间的电位的节点nl之间。ρ沟道型的MISFETQP41的源电极及P沟道型的MISFETQP42的源电极与电源电压Vdd连接、即与电源连接。ρ沟道型的MISFETQP41的漏电极及ρ沟道型的MISFETQP42的漏电极与节点η I连接。
[0373]η沟道型的MISFETQN41及η沟道型的MISFETQN42相互串联连接在节点nl与成为接地电位GND的接地线之间。η沟道型的MISFETQN42的漏电极与节点nl连接。η沟道型的MISFETQN42的源电极与η沟道型的MISFETQN41的漏电极连接。η沟道型的MISFETQN41的源电极与接地电位GND连接、即接地。因此，MISFETQN41在MISFETQN42的与MISFETQP41侧相反的一侧，与MISFETQN42串联连接。
[0374]ρ沟道型的MISFETQP41的栅电极及η沟道型的MISFETQN41的栅电极与输入电压Vinl的输入节点连接。另外，ρ沟道型的MISFETQP42的栅电极及η沟道型的MISFETQN42的栅电极与输入电压Vin2的输入节点连接。而且，节点nl与输出电压Vout的输出节点连接。
[0375]在速度监控电路DC41中，这样的NAND电路DC411排列有多个，在例如使N为2以上的整数时排列有N个。此时，排列于第I至第N-1位的NAND电路DC411各自的输出电压Vout的输出节点与排列在下一位的NAND电路DC411的输入电压Vinl的输入节点连接。另夕卜，排列于第I至第N位的NAND电路DC411各自的输入电压Vin2的输入节点与电源电压Vdd连接、即与电源连接。像这样，通过使多个NAND电路DC411相互串联连接，能够形成各个NAND电路DC411的延迟时间为延迟时间Tpd41的延迟电路。
[0376]此外，也能够通过将多个NAND电路DC411中的最后一个NAND电路DC411的输出节点与第一个NAND电路DC411的输出电压Vinl的输入节点连接而构成反馈电路，来使速度监控电路DC41成为环形振荡器电路。由此，在使环形振荡器电路的频率为f时，能够例如l/(2Nf)等基于频率f容易地求出各个NAND电路DC411的延迟时间Tpd41，因此，能够更高精度地测定延迟时间Tpd41。
[0377]或者，只要能够测定输入节点处的电压Vinl及输出节点处的电压Vout各自的时间依存性来测定延迟时间Tpd41即可，也能够使用由一个NAND电路DC411构成的电路来作为速度监控电路。
[0378]在多个NAND电路DC411各自中，在ρ沟道型的MISFETQP41及P沟道型的MISFETQP42中，作为基板偏压电压而施加有基板偏压Vbp。另一方面，在η沟道型的MISFETQN41中，作为基板偏压电压而施加有基板偏压Vbn，在η沟道型的MISFETQN42中，作为基板偏压电压而施加有基板偏压Vbns。基板偏压Vbn和基板偏压Vbns分别进行调整并分别确定。
[0379]图37所示的速度监控电路DC4是具有相互串联连接的多个NOR电路DC421的延迟电路。将具有这样的多个NOR电路DC421的速度监控电路DC4称作速度监控电路DC42。另外，在图37中，示出了速度监控电路DC4所包含的多个NOR电路DC421中的彼此相邻的两个NOR电路DC421。
[0380]多个NOR电路DC421各自具有分别输入电压Vinl及电压Vin2的两个输入节点，并具有输出电压Vout的一个输出节点。另外，此时，多个NOR电路DC421各自包含ρ沟道型的MISFETQP43、p沟道型的MISFETQP44、与ρ沟道型不同的η沟道型的MISFETQN43、以及η沟道型的MISFETQN44。
[0381]ρ沟道型的MISFETQP43及ρ沟道型的MISFETQP44相互串联连接在施加有电源电压Vdd的电源线、与成为电源电压Vdd的电位和接地电位GND之间的电位的节点nl之间。P沟道型的MISFETQP43的源电极与电源电压Vdd连接、即与电源连接。ρ沟道型的MISFETQP43的漏电极与ρ沟道型的MISFETQP44的源电极连接。ρ沟道型的MISFETQP44的漏电极与节点nl连接。
[0382]η沟道型的MISFETQN43及η沟道型的MISFETQN44相互并联连接在节点nl与成为接地电位GND的接地线之间。η沟道型的MISFETQN43的漏电极及η沟道型的MISFETQN44的漏电极与节点nl连接。另外，η沟道型的MISFETQN43的源电极及η沟道型的MISFETQN44的源电极与接地电位GND连接、即接地。因此，MISFETQP43在MISFETQP44的与MISFETQN43侧相反的一侧，与MISFETQP44串联连接。
[0383]ρ沟道型的MISFETQP43的栅电极及η沟道型的MISFETQN43的栅电极与输入电压Vinl的输入节点连接。另外，ρ沟道型的MISFETQP44的栅电极及η沟道型的MISFETQN44的栅电极与输入电压Vin2的输入节点连接。而且，节点nl与输出电压Vout的输出节点连接。
[0384]在速度监控电路DC42中，这样的NOR电路DC421排列有多个，在例如使N为2以上的整数时排列有N个。此时，排列于第I至第N-1位的NOR电路DC421各自的输出电压Vout的输出节点与排列在下一位的NOR电路DC421的输入电压Vinl的输入节点连接。另夕卜，排列于第I至第N位的NOR电路DC421各自的输入电压Vin2的输入节点与接地电位GND连接、即接地。像这样，通过使多个NOR电路DC421相互串联连接，能够形成各个NOR电路DC421的延迟时间为延迟时间Tpd42的延迟电路。
[0385]此外，也能够通过使多个NOR电路DC421中的最后一个NOR电路DC421的输出节点与第一个NOR电路DC421的输入电压Vinl的输入节点连接而构成反馈电路，来使速度监控电路DC42成为环形振荡器电路。由此，在使环形振荡器电路的频率为f时，能够例如I/(2Nf)等基于频率f容易地求出各个NOR电路DC421的延迟时间Tpd42，因此，能够更高精度地测定延迟时间Tpd42。
[0386]或者，只要能够测定输入节点处的电压Vin2及输出节点处的电压Vout各自的时间依存性来测定延迟时间Tpd42即可，也能够使用由一个NOR电路DC421构成的电路来作为速度监控电路。
[0387]在多个NOR电路DC421各自中，在ρ沟道型的MISFETQP43中，作为基板偏压电压而施加有基板偏压Vbp，在ρ沟道型的MISFETQP44中，作为基板偏压电压而施加有基板偏压Vbps。基板偏压Vbp和基板偏压Vbps分别进行调整并分别确定。另一方面，在η沟道型的MISFETQN43及η沟道型的MISFETQN44中，作为基板偏压电压而施加有基板偏压Vbn。
[0388]如图38所示，速度监控电路DC5是具有相互串联连接的多个反相电路DCll的延迟电路。多个反相电路DClI各自是例如由ρ沟道型的MISFETQP5及η沟道型的MISFETQN5构成的CMIS反相电路。如图38所示，速度监控电路DC5是与在实施方式I中使用图4及图9说明的速度监控电路DCl相同的速度监控电路，省略其详细说明。但是，将速度监控电路DC5所包含的多个反相电路DCll各自的延迟时间取代速度监控电路DCl所包含的多个反相电路DCll各自的延迟时间Tpd，并称作延迟时间Tpd5。
[0389]此外，在主电路MC4具有NAND电路但不具有NOR电路的情况下，作为半导体集成电路器件，也可以具有包含反相电路DCll的速度监控电路DC5和包含NAND电路DC411的速度监控电路DC41，但不具有包含NOR电路DC421的速度监控电路DC42。另外，在主电路MC4具有NOR电路但不具有NAND电路的情况下，作为半导体集成电路器件，也可以具有包含反相电路DCl I的速度监控电路DC5和包含NOR电路DC421的速度监控电路DC42，但不具有包含NAND电路DC411的速度监控电路DC41。
[0390]优选的是，在主电路MC4具有使用图34说明的NAND电路的情况下，也就是说主电路MC4为主电路MC41的情况下，构成NAND电路DC411的MISFETQP41及MISFETQP42的阈值电压与构成主电路MC41的MISFETQP1及MISFETQP2的阈值电压相等。另外，构成NAND电路DC411的MISFETQN41的阈值电压与构成主电路MC41的MISFETQN1的阈值电压相等，构成NAND电路DC411的MISFETQN42的阈值电压与构成主电路MC41的MISFETQN2的阈值电压相等。由此，能够高精度地控制向构成主电路MC41的MISFETQPUMISFETQP2、MISFETQN1及MISFETQN2各自施加的基板偏压。
[0391]优选的是，在主电路MC4具有使用图35说明的NOR电路的情况下，也就是说主电路MC4为主电路MC42的情况下，构成NOR电路DC421的MISFETQN43及MISFETQN44的阈值电压与构成主电路MC42的MISFETQN3及MISFETQN4的阈值电压相等。另外，构成NOR电路DC421的MISFETQP43的阈值电压与构成主电路MC42的MISFETQP3的阈值电压相等，构成NOR电路DC421的MISFETQP44的阈值电压与构成主电路MC42的MISFETQP4的阈值电压相等。由此，能够高精度地控制向构成主电路MC42的MISFETQP3、MISFETQP4、MISFETQN3及MISFETQN4各自施加的基板偏压。
[0392]在本实施方式5中，作为电流监控电路CM4，具有图5所示的电流监控电路CMll及图6所示的电流监控电路CM12这两个电流监控电路。另外，在主电路例如为NAND电路的情况、主电路例如为NOR电路的情况、以及主电路例如为由NAND电路及NOR电路构成的电路的情况中的任一情况下，均使用图5所示的电流监控电路CMlI及图6所示的电流监控电路 CMl2。
[0393]优选的是，构成电流监控电路CMll的MISFETQP6的阈值电压与构成主电路MC4的MISFETQPI?MISFETQP3的阈值电压相等。由此，能够高精度地控制向构成主电路MC4的MISFETQPI?MISFETQP3施加的基板偏压Vbp。
[0394]优选的是，构成电流监控电路CM12的MISFETQN6的阈值电压与构成主电路MC4的MISFETQNU MISFETQN3及MISFETQN4的阈值电压相等。由此，能够高精度地控制向构成主电路 MC4 的 MISFETQN1、MISFETQN3 及 MISFETQN4 施加的基板偏压 Vbn。
[0395]如图33所示，基板偏压产生电路GC4产生基板偏压Vbp和基板偏压Vbn。另外，基板偏压产生电路GC4产生基板偏压Vbps和基板偏压Vbns。
[0396]< SOI基板的平面结构及截面结构>
[0397]接下来，对本实施方式5的形成有半导体集成电路器件的SOI基板的平面结构及截面结构进行说明。
[0398]图39及图40是示意地表示实施方式5中的SOI基板的结构的俯视图。图41及图42是示意地表示实施方式5中的SOI基板的结构的剖视图。图39示出四个区域的配置，图40示出各区域中的SOI层等的配置。图41是沿图40的El-El线的剖视图，图42是沿图40的D2-D2线的剖视图。另外，在图40中示出了第I层布线16。
[0399]在图39?图42中，使与支承基板I的作为主面的表面Ia平行且相互正交的两个方向为X轴方向及Y轴方向，使与支承基板I的表面Ia垂直的方向为Z轴方向。此外，X轴方向和Y轴方向只要相互交叉即可，可以不相互正交(以下，在本实施方式5中相同)。
[0400]沿图40的Dl-Dl线的剖视图除在取代BOX层2e、S0I层3e及ρ型阱6e而形成有BOX层2c、S0I层3c及ρ型阱6c的方面以外，与沿图40的D2-D2线的剖视图相同。另外，沿图40的E2-E2线的剖视图除在取代BOX层2d、SOI层3d及η型阱5d而形成有BOX层2f、SOI层3f及η型阱5f的方面以外，与沿图40的El-El线的剖视图相同。
[0401]SOI基板优选由形成在支承基板上的作为埋入氧化膜的BOX层、和形成在BOX层上的作为半导体层的SOI层构成。
[0402]如图39及图40所不，SOI基板具有支承基板1、和作为支承基板I的表面Ia侧的四个区域即区域ARNl、区域ARPl、区域ARN2及区域ARP2。区域ARNl、区域ARPl、区域ARN2及区域ARP2各自在俯视观察时沿X轴方向延伸。另外，区域ARN1、区域ARP1、区域ARN2及区域ARP2沿Y轴方向按区域ARNl、区域ARP1、区域ARN2及区域ARP2的顺序排列。区域ARNl及区域ARN2是η沟道型的MISFET的形成区域。区域ARPl及区域ARP2是ρ沟道型的MISFET的形成区域。
[0403]如图40?图42所示，SOI基板具有BOX层2c、BOX层2d、BOX层2e和BOX层2f。BOX层2c是在区域ARNl中形成在支承基板I上的绝缘层。BOX层2d是在区域ARPl中形成在支承基板I上的绝缘层。BOX层2e是在区域ARN2中形成在支承基板I上的绝缘层。BOX层2f是在区域ARP2中形成在支承基板I上的绝缘层。BOX层2c、B0X层2d、B0X层2e及BOX层2f各自在支承基板I的表面Ia内沿X轴方向延伸。另外，BOX层2c、BOX层2d、BOX层2e及BOX层2f在支承基板I的表面Ia内沿Y轴方向按BOX层2c、BOX层2d、BOX层2e及BOX层2f的顺序排列。
[0404]如图40?图42所示，SOI基板具有SOI层3c、SOI层3d、SOI层3e和SOI层3f。SOI层3c是在区域ARNl中形成在BOX层2c上的半导体层。SOI层3d是在区域ARPl中形成在BOX层2d上的半导体层。SOI层3e是在区域ARN2中形成在BOX层2e上的半导体层。SOI层3f是在区域ARP2中形成在BOX层2f上的半导体层。SOI层3c、S0I层3d、S0I层3e及SOI层3f各自在支承基板I的表面Ia内沿X轴方向延伸。另外，SOI层3c、SOI层3d、SOI层3e及SOI层3f在支承基板I的表面Ia内沿Y轴方向按SOI层3c、SOI层3d、SOI层3e及SOI层3f的顺序排列。
[0405]支承基板I例如由晶面指数为(100)、电阻率为5 Qcm左右的ρ型单晶硅构成。BOX层2c、BOX层2d、BOX层2e及BOX层2f例如由厚度为1nm左右的氧化硅膜构成。优选的是，BOX层2d、BOX层2e及BOX层2f各自是与BOX层2c同层的绝缘层。SOI层3c、SOI层3d、SOI层3e及SOI层3f各自例如由晶面指数为(100)、厚度例如为30nm左右的单晶硅构成。优选的是，SOI层3d、SOI层3e及SOI层3f各自是与SOI层3c同层的半导体层。在支承基板I上，通过公知的STI技术形成有从SOI层3a及SOI层3b的表面到达支承基板I的、例如深度为300nm左右的元件分离槽4。在元件分离槽4的内部埋入有例如氧化硅等绝缘膜。因此，SOI层3c、SOI层3d、SOI层3e及SOI层3f通过元件分离槽4而划分。
[0406]在区域ARNl中，在支承基板I的表面Ia侧形成有作为ρ型的半导体区域的P型阱6c。在区域ARPl中，在支承基板I的表面Ia侧形成有作为η型的半导体区域的η型阱5d。在区域ARN2中，在支承基板I的表面Ia侧形成有作为ρ型的半导体区域的P型阱6e。在区域ARP2中，在支承基板I的表面Ia侧形成有作为η型的半导体区域的η型阱5f。
[0407]ρ型讲6c、η型讲5d、ρ型讲6e及η型讲5f各自在支承基板I的表面Ia内沿X轴方向延伸。另外，P型讲6c、n型讲5d、p型讲6e及η型讲5f在支承基板I的表面Ia内沿Y轴方向按P型阱6c、η型阱5d、ρ型阱6e及η型阱5f的顺序排列。
[0408]BOX层2c在区域ARNl中形成在ρ型阱6c上。BOX层2d在区域ARPl中形成在η型阱5d上。BOX层2e在区域ARN2中形成在ρ型阱6e上。BOX层2f在区域ARP2中形成在η型阱5f上。
[0409]能够使P型阱6c及ρ型阱6e中的P型杂质浓度为118CnT3左右，能够使η型阱5d及η型阱5f中的η型杂质浓度为118CnT3左右。
[0410]如图41所示，η型阱5d形成在从区域ARPl至区域ARPl的X轴方向上的一侧(图41中左侧)的外部区域范围内。而且，在η型阱5d中的X轴方向上一侧(图41中左侧)的端部、即在形成于区域ARPl的外部区域的部分上，没有形成BOX层2d及SOI层3d，η型阱5d露出。该η型阱5d露出的区域51d称作插塞接触孔(tap)，是与η型阱5d电连接的插塞15 (参照后述的图43)的形成区域。在区域51d中，在η型阱5d的端部上形成有插塞15，η型阱5d的端部与插塞15电连接。即，η型阱5d的端部经由插塞15而与施加基板偏压的电压产生电路电连接。
[0411]同样地，在η型阱5f的一端部上、即在形成于区域ARP2的外部区域的部分上，没有形成BOX层2f及SOI层3f，η型阱5f露出。该型阱5f露出的区域51f是称作插塞接触孔的区域。在区域51f中，在η型阱5f的端部上形成有插塞15 (参照后述的图43)，n型阱5f的端部与插塞15电连接。即，η型阱5f的端部经由插塞15而与施加基板偏压的电压产生电路电连接。
[0412]如图42所示，ρ型阱6e形成在从区域ARN2至区域ARN2的X轴方向上的一侧(图42中左侧)的外部区域范围内。而且，在P型阱6e中的X轴方向上的一侧(图42中左侧)的端部、即在形成于区域ARN2的外部区域的部分上，没有形成BOX层2e及SOI层3e，ρ型阱6e露出。该ρ型阱6e露出的区域61e是称作插塞接触孔的区域。在区域61e中，在ρ型阱6e的端部上形成有插塞15 (参照后述的图43)，ρ型阱6e的端部与插塞15电连接。SP，P型阱6e的端部经由插塞15而与施加基板偏压的电压产生电路电连接。
[0413]同样地，在ρ型阱6c的一端部上、即在形成于区域ARNl的外部区域的部分上，没有形成BOX层2c及SOI层3c，ρ型阱6c露出。该ρ型阱6c露出的区域61c是称作插塞接触孔的区域。在区域61c中，在ρ型阱6c的端部上形成有插塞15 (参照后述的图43)，p型讲6c的端部与插塞15电连接。S卩，ρ型讲6c的端部经由插塞15而与施加基板偏压的电压产生电路电连接。
[0414]在使用图56的后述的比较例中，P型阱及η型阱各自在位于相邻的SOI层彼此之间的区域中与插塞电连接的情况下，必须空出相邻的SOI层彼此的间隔。因此，可能无法减小半导体集成电路器件的面积，或者需要在相邻的SOI层彼此之间除去P型阱上或η型阱上的BOX层及SOI层而导致制造工序变得复杂。
[0415]另一方面，在本实施方式5中，在SOI层3c、S0I层3d、S0I层3e及SOI层3f各自的X轴方向的外侧，P型讲6c、η型讲5d、P型讲6e及η型讲5f各自在分别称作插塞接触孔的区域中与插塞电连接。因此，可以不空出相邻的SOI层彼此的间隔。因此，能够减小半导体集成电路器件的面积，并且，不需要在相邻的SOI层彼此之间除去ρ型阱上或η型阱上的BOX层及SOI层而能够防止或抑制制造工序变得复杂。
[0416]<包含NAND电路的速度监控电路的结构>
[0417]接下来，对具有上述四个区域即区域ARN1、区域ARP1、区域ARN2及区域ARP2的SOI基板上的包含NAND电路的速度监控电路的结构进行说明。此外，通过将MISFETQP41、MISFETQP42、MISFETQN41 及 MISFETQN42 各自分别置换成 MISFETQP1、MISFETQP2、MISFETQN1及MISFETQN2，能够使包含NAND电路的主电路也同样地构成。
[0418]图43是构成包含图36所示的NAND电路的速度监控电路的一部分的半导体集成电路器件的俯视图。图44及图45是构成包含图36所示的NAND电路的速度监控电路的一部分的半导体集成电路器件的剖视图。图44是沿图43的El-El线的剖视图，图45是沿图43的D2-D2线的剖视图。此外，在图43中，示出了将层间绝缘膜17、层间绝缘膜13、硅化物层12及侧壁间隔件11除去而透视的状态。另外，在图43?图45中，使与支承基板I的作为主面的表面Ia平行且相互正交的两个方向为X轴方向及Y轴方向，使与支承基板I的表面Ia垂直的方向为Z轴方向。
[0419]在区域ARPl中，在支承基板I上、即在SOI层3d上形成有ρ沟道型的MISFETQP41及P沟道型的MISFETQP42。另外，在区域ARN2中，在支承基板I上、即在SOI层3e上形成有η沟道型的MISFETQN41，在区域ARNl中，在支承基板I上、即在SOI层3c上形成有η沟道型的 MISFETQN42。
[0420]如图43及图44所示，在区域ARPl中，在SOI层3d上隔着栅极绝缘膜7而形成有栅电极8a。另外，如图43及图45所示，在区域ARN2中，在SOI层3e上隔着栅极绝缘膜7而形成有栅电极8a。而且，虽然在图43中省略了栅极绝缘膜7的图示，但在区域ARNl中，在SOI层3c上隔着栅极绝缘膜7而形成有栅电极8a。如图43所示，栅电极8a在俯视观察时分别沿Y轴方向延伸。
[0421]如图43及图44所示，在区域ARPl中，在SOI层3d上隔着栅极绝缘膜7而形成有虚拟栅电极Sb。另外，如图43及图45所示，在区域ARN2中，在SOI层3e上隔着栅极绝缘膜7而形成有虚拟栅电极Sb。而且，虽然在图43中省略了栅极绝缘膜7的图示，但在区域ARNl中，在SOI层3c上隔着栅极绝缘膜7而形成有虚拟栅电极8b，在区域ARP2中，在SOI层3f上隔着栅极绝缘膜7而形成有虚拟栅电极Sb。如图43所示，虚拟栅电极Sb在俯视观察时分别沿Y轴方向延伸。虚拟栅电极8b不作为MISFET的栅电极而发挥功能，而是例如具有调整SOI层3c的电位、SOI层3d的电位、SOI层3e的电位及SOI层3f的电位的功倉泛。
[0422]栅极绝缘膜7例如通过对SOI层3c的表面、SOI层3d的表面、SOI层3e的表面及SOI层3f的表面进行热氧化而形成。栅电极8a或虚拟栅电极8b通过在SOI层3c上、SOI层3d上、SOI层3e上及SOI层3f上隔着栅极绝缘膜7堆积多晶硅膜并对所堆积的多晶硅膜进行干法刻蚀而形成。
[0423]如图44所示，在区域ARPl中，在栅电极8a的两侧的SOI层3d及虚拟栅电极8b的两侧的SOI层3d上形成有P型半导体区域9。另外，在区域ARP2中，在虚拟栅电极Sb的两侧的SOI层3f上形成有P型半导体区域9。P型半导体区域9通过向栅电极8a的两侧的SOI层及虚拟栅电极Sb的两侧的SOI层离子注入例如硼(B)等P型杂质而形成。
[0424]如图45所示，在区域ARN2中，在栅电极8a的两侧的SOI层3e及虚拟栅电极8b的两侧的SOI层3e上形成有η型半导体区域10。另外，在区域ARNl中，在栅电极8a的两侧的SOI层3c及虚拟栅电极Sb的两侧的SOI层3c上形成有η型半导体区域10。η型半导体区域10通过向栅电极8a的两侧的SOI层及虚拟栅电极Sb的两侧的SOI层离子注入例如砷(As)或磷(P)等η型杂质而形成。
[0425]如图44及图45所示，在栅电极8a的侧壁及虚拟栅电极8b的侧壁上形成有侧壁间隔件11。侧壁间隔件11通过对利用例如CVD法堆积在栅电极8a及虚拟栅电极Sb的表面上的氧化硅膜进行各向异性刻蚀而回蚀，从而形成。
[0426]包括栅电极8a、虚拟栅电极Sb、侧壁间隔件ll、p型半导体区域9及η型半导体区域10的表面在内，在支承基板I上形成有层间绝缘膜13。
[0427]如图44所示，在区域ARPl中，在层间绝缘膜13上形成有贯穿层间绝缘膜13而到达η型阱5d、栅电极8a及p型半导体区域9中的某一表面的接触孔14。在接触孔14的内部形成有埋入接触孔14内部的例如由钨(W)膜等导电膜构成的插塞15。插塞15经由硅化物层12而与在接触孔14的底部露出的η型阱5d、栅电极8a及p型半导体区域9中的某一方电连接。此外，在图44中，省略了到达栅电极8a的表面的接触孔及与栅电极8a连接的插塞的图示。
[0428]如图45所示，在区域ARN2中，在层间绝缘膜13上形成有贯穿层间绝缘膜13而到达P型阱6e、栅电极8a及η型半导体区域10中的某一表面的接触孔14。在接触孔14的内部形成有埋入接触孔14内部的例如由钨膜等导电膜构成的插塞15。插塞15经由硅化物层12而与在接触孔14的底部露出的P型阱6e、栅电极8a及η型半导体区域10中的某一方电连接。此外，在图45中，省略了到达栅电极8a的表面的接触孔及与栅电极8a连接的插塞的图示。另外，在区域ARNl中也与区域ARN2相同。
[0429]在层间绝缘膜13上形成有例如由铝(Al)合金膜等构成且与插塞15电连接的第I层布线16。另外，包括第I层布线16的表面在内，在层间绝缘膜13上形成有层间绝缘膜17。在层间绝缘膜17上形成有贯穿层间绝缘膜17而到达第I层布线16的接触孔18。在接触孔18的内部形成有埋入接触孔18内部的例如由铜(Cu)膜等导电膜构成的插塞19。在层间绝缘膜17上形成有例如由铝合金膜等构成且与插塞19电连接的第2层布线20。而且，虽然省略了图示，但能够在第2层布线20上形成多层布线。
[0430]如图43?图45所示，在区域ARPl中形成有由SOI层3d、栅极绝缘膜7、栅电极8a及P型半导体区域9构成的P沟道型的MISFETQP41、及p沟道型的MISFETQP42。在区域ARPl中，在SOI层3d上沿X轴方向空出间隔地配置有P沟道型的MISFETQP41和p沟道型的MISFETQP42。另外，在区域ARN2中形成有由SOI层3e、栅极绝缘膜7、栅电极8a及η型半导体区域10构成的η沟道型的MISFETQN41。而且，在区域ARNl中形成有由SOI层3c、栅极绝缘膜? (省略图示)、栅电极8a及η型半导体区域10构成的η沟道型的MISFETQN42。
[0431]S卩，包含NAND电路DC411的速度监控电路DC41形成在由区域ARNl、区域ARPl、区域ARN2及区域ARP2组成的四个区域中的、由区域ARN1、区域ARPI及区域ARN2组成的三个区域。其不仅在SOI基板上形成有包含NAND电路DC411的速度监控电路DC41的情况下相同，而且在SOI基板上形成有包含NAND电路的主电路MC4的情况下也相同。
[0432]如图43所示，形成有用于向MISFETQP41的栅电极8a和MISFETQN41的栅电极8a输入电压Vin的第I层布线16。另外，形成有用于使电源电压Vdd与作为MISFETQP41的源电极的P型半导体区域9、作为MISFETQP42的源电极的p型半导体区域9、MISFETQP42的栅电极8a、和MISFETQN42的栅电极8a连接的第I层布线16。而且，形成有用于从既作为MISFETQP41的漏电极又作为MISFETQP42的漏电极的p型半导体区域9、和作为MISFETQN42的漏电极的η型半导体区域10输出电压Vout的第I层布线16。而且，形成有用于使作为MISFETQN41的源电极的η型半导体区域10与接地电位GND连接的第I层布线16。
[0433]另一方面，在图43所示的例子中，用于连接作为MISFETQN42的源电极的η型半导体区域10和作为MISFETQN41的漏电极的η型半导体区域10的布线由于跨着用于输出电压Vout的第I层布线16，所以形成为第2层布线20。
[0434]通过经由插塞15而与η型阱5d电连接的第I层布线16 (参照图44)，向η型阱5d施加基板偏压Vbp。另外,通过经由插塞15而与P型讲6e电连接的第I层布线16 (参照图45),向P型讲6e施加基板偏压Vbn,通过经由插塞15而与p型讲6c电连接的第I层布线16 (省略图示)，向P型阱6c施加基板偏压Vbns。
[0435]由此，能够向与SOI层3d电绝缘的η型阱5d施加基板偏压Vbp，向与SOI层3e电绝缘的P型阱6e施加基板偏压Vbn，向与SOI层3c电绝缘的P型阱6c施加基板偏压Vbns。另外，能够在大范围内调整基板偏压Vbp、基板偏压Vbn及基板偏压Vbns各自的电压值。因此，能够以使主电路MC4的延迟时间成为目标时间的方式高精度地控制向构成主电路MC4的MISFET施加的基板偏压。
[0436]另外，能够分别调整并分别确定基板偏压Vbn的电压值和基板偏压Vbns的电压值。也就是说，优选的是，基板偏压Vbns的电压值与基板偏压Vbn的电压值不同。此时，与不分别调整基板偏压Vbn的电压值和基板偏压Vbns的电压值的情况相比，能够以使主电路MC4的延迟时间成为目标时间的方式高精度地控制向构成主电路MC4的MISFET施加的基板偏压。
[0437]<包含NOR电路的速度监控电路的结构>
[0438]接下来，对具有上述四个区域即区域ARN1、区域ARP1、区域ARN2及区域ARP2的SOI基板上的包含NOR电路的速度监控电路的结构进行说明。此外，以下，对于与包含NAND电路的速度监控电路相同的部分，省略一部分说明，主要说明与包含NAND电路的速度监控电路不同的部分。另外，通过将MISFETQP43、MISFETQP44、MISFETQN43及MISFETQN44各自分别置换成MISFETQP3、MISFETQP4、MISFETQN3及MISFETQN4，对于包含NOR电路的主电路也能够同样地构成。
[0439]图46是构成包含图37所示的NOR电路的速度监控电路的一部分的半导体集成电路器件的俯视图。图47及图48是构成包含图37所示的NOR电路的速度监控电路的一部分的半导体集成电路器件的剖视图。图47是沿图46的El-El线的剖视图，图48是沿图46的D2-D2线的剖视图。此外，在图46中，示出了将层间绝缘膜17、层间绝缘膜13、硅化物层12及侧壁间隔件11除去而透视的状态。另外，在图46?图48中，使与支承基板I的作为主面的表面Ia平行且相互正交的两个方向为X轴方向及Y轴方向，使与支承基板I的表面Ia垂直的方向为Z轴方向。
[0440]在区域ARPI中，在支承基板I上、即在SOI层3d上形成有p沟道型的MISFETQP43，在区域ARP2中，在支承基板I上、即在SOI层3f上形成有P沟道型的MISFETQP44。另外，在区域ARN2中，在支承基板I上、即在SOI层3e上形成有η沟道型的MISFETQN43及η沟道型的 MISFETQN44。
[0441]如图46?图48所示，在SOI层3d、S0I层3e及SOI层3f各自上隔着栅极绝缘膜7而形成有栅电极8a或虚拟栅电极8b。如图46所示，栅电极8a及虚拟栅电极8b在俯视观察时分别沿Y轴方向延伸。
[0442]如图47所示，在区域ARPl中，在栅电极8a的两侧的SOI层3d及虚拟栅电极8b的两侧的SOI层3d上形成有P型半导体区域9。另外，在区域ARP2中，在栅电极8a的两侧的SOI层3f及虚拟栅电极Sb的两侧的SOI层3f上形成有P型半导体区域9。
[0443]如图48所示，在区域ARN2中，在栅电极8a的两侧的SOI层3e及虚拟栅电极8b的两侧的SOI层3e上形成有η型半导体区域10。另外，在区域ARNl中，在虚拟栅电极Sb的两侧的SOI层3c上形成有η型半导体区域10。
[0444]在栅电极8a的侧壁及虚拟栅电极Sb的侧壁上形成有侧壁间隔件11。而且，包括栅电极8a、虚拟栅电极Sb、侧壁间隔件11、P型半导体区域9及η型半导体区域10的表面在内，在支承基板I上形成有层间绝缘膜13。
[0445]如图47所示，在区域ARPl中，在层间绝缘膜13上形成有贯穿层间绝缘膜13而到达η型阱5d、栅电极8a及p型半导体区域9中的某一表面的接触孔14，在接触孔14的内部形成有插塞15。插塞15经由硅化物层12而与在接触孔14的底部露出的η型阱5d、栅电极8a及P型半导体区域9中的某一方电连接。此外，在图47中，省略了到达栅电极8a的表面的接触孔及与栅电极8a连接的插塞的图示。另外，在区域ARP2中也与区域ARPl相同。
[0446]如图48所示，在区域ARN2中，在层间绝缘膜13上形成有贯穿层间绝缘膜13而到达P型阱6e、栅电极8a及η型半导体区域10中的某一表面的接触孔14。在接触孔14的内部形成有插塞15。插塞15经由硅化物层12而与在接触孔14的底部露出的P型阱6e、栅电极8a及η型半导体区域10中的某一方电连接。此外，在图48中，省略了到达栅电极8a的表面的接触孔及与栅电极8a连接的插塞的图示。
[0447]在层间绝缘膜13上形成有与插塞15电连接的第I层布线16。另外，包括第I层布线16的表面在内，在层间绝缘膜13上形成有层间绝缘膜17。在层间绝缘膜17上形成有贯穿层间绝缘膜17而到达第I层布线16的接触孔18。在接触孔18的内部形成有插塞19。在层间绝缘膜17上形成有与插塞19电连接的第2层布线20。而且，虽然省略了图示，但能够在第2层布线20上形成多层布线。
[0448]如图46?图48所示，在区域ARN2中，形成有由SOI层3e、栅极绝缘膜7、栅电极8a及η型半导体区域10构成的η沟道型的MISFETQN43、以及ρ沟道型的MISFETQN44。在区域ARN2中，在SOI层3e上沿X轴方向空出间隔地配置有η沟道型的MISFETQN43和η沟道型的MISFETQN44。另外，在区域ARPl中，形成有由SOI层3d、栅极绝缘膜7、栅电极8a及ρ型半导体区域9构成的ρ沟道型的MISFETQP43。而且，在区域ARP2中，形成有由SOI层3f、栅极绝缘膜7 (省略图示)、栅电极8a及ρ型半导体区域9构成的ρ沟道型的MISFETQP44。
[0449]S卩，包含NOR电路DC421的速度监控电路DC42形成在由区域ARNl、区域ARPl、g域ARN2及区域ARP2组成的四个区域中的、由区域ARP1、区域ARN2及区域ARP2组成的三个区域。其不仅在SOI基板上形成有包含NOR电路DC421的速度监控电路DC42的情况下相同，在SOI基板上形成有包含NOR电路的主电路MC4的情况下也相同。
[0450]如图46所示，形成有用于向MISFETQP43的栅电极8a和MISFETQN43的栅电极8a输入电压Vin的第I层布线16。另外，形成有用于使接地电位GND与作为MISFETQN43的源电极的η型半导体区域10、作为MISFETQN44的源电极的η型半导体区域10、MISFETQN44的栅电极8a和MISFETQP44的栅电极8a连接的第I层布线16。而且，形成有用于从既作为MISFETQN43的漏电极又作为MISFETQN44的漏电极的η型半导体区域10、和作为MISFETQP44的漏电极的ρ型半导体区域9输出电压Vout的第I层布线16。而且，形成有用于使作为MISFETQP43的源电极的ρ型半导体区域9与电源电压Vdd连接的第I层布线16。
[0451]另一方面，在图46所示的例子中，用于连接作为MISFETQP43的漏电极的P型半导体区域9和作为MISFETQP44的源电极的ρ型半导体区域9的布线由于跨着用于输出电压Vout的第I层布线16，所以形成为第2层布线20。
[0452]通过经由插塞15而与ρ型阱6e电连接的第I层布线16 (参照图48)，向ρ型阱6e施加基板偏压Vbn。另外,通过经由插塞15而与η型讲5d电连接的第I层布线16 (参照图47)，向η型阱5d施加基板偏压Vbp，通过经由插塞15而与η型阱5f电连接的第I层布线16 (省略图示)，向η型阱5f施加基板偏压Vbps。
[0453]由此，能够向与SOI层3e电绝缘的P型阱6e施加基板偏压Vbn，向与SOI层3d电绝缘的η型阱5d施加基板偏压Vbp，向与SOI层3f电绝缘的η型阱5f施加基板偏压Vbps。另外，能够在大范围内调整基板偏压Vbn、基板偏压Vbp及基板偏压Vbps各自的电压值。因此，能够以使主电路MC4的延迟时间成为目标时间的方式高精度地控制向构成主电路MC4的MISFET施加的基板偏压。
[0454]另外，能够分别调整并分别确定基板偏压Vbp的电压值和基板偏压Vbps的电压值。也就是说，优选的是，基板偏压Vbps的电压值与基板偏压Vbp的电压值不同。此时，与不分别调整基板偏压Vbp的电压值和基板偏压Vbps的电压值的情况相比，能够以使主电路MC4的延迟时间成为目标时间的方式更高精度地控制向构成主电路MC4的MISFET施加的基板偏压。
[0455]此外，在SOI基板上，能够沿X轴方向并列地配置形成于区域ARN1、区域ARPl及区域ARN2的包含NAND电路DC411的速度监控电路DC41、和形成于区域ARP1、区域ARN2及区域ARP2的包含NOR电路DC421的速度监控电路DC42。
[0456]<包含反相电路的速度监控电路的结构>
[0457]接下来，对具有上述四个区域即区域ARN1、区域ARP1、区域ARN2及区域ARP2的SOI基板上的包含反相电路的速度监控电路的结构进行说明。此外，以下，对于与包含NAND电路的速度监控电路相同的部分，省略一部分说明，主要对与包含NAND电路的速度监控电路不同的部分进行说明。另外，包含反相电路的主电路也能够与包含反相电路的速度监控电路同样地构成。
[0458]如上所述，包含反相电路的速度监控电路DC5是与使用图4及图9说明的速度监控电路DCl相同的速度监控电路。
[0459]图49是构成包含反相电路的速度监控电路的一部分的半导体集成电路器件的俯视图。图50及图51是构成包含图38所示的反相电路的速度监控电路的一部分的半导体集成电路器件的剖视图。图50是沿图49的El-El线的剖视图，图51是沿图49的D2-D2线的剖视图。此外，在图49中，示出了将层间绝缘膜13、硅化物层12及侧壁间隔件11除去而透视的状态。另外，在图49?图51中，使与支承基板I的作为主面的表面Ia平行且相互正交的两个方向为X轴方向及Y轴方向，使与支承基板I的表面Ia垂直的方向为Z轴方向。
[0460]在区域ARPl中，在支承基板I上、即在SOI层3d上形成有ρ沟道型的MISFETQP5，在区域ARN2中，在支承基板I上、即在SOI层3e上形成有η沟道型的MISFETQN5。
[0461]如图49?图51所示，在SOI层3d及SOI层3e各自上隔着栅极绝缘膜7而形成有栅电极8a及虚拟栅电极8b。如图49所示，栅电极8a及虚拟栅电极8b在俯视观察时分别沿Y轴方向延伸。
[0462]如图50所示，在区域ARPl中，在栅电极8a的两侧的SOI层3d及虚拟栅电极8b的两侧的SOI层3d上形成有P型半导体区域9。另外，在区域ARP2中，在SOI层3f上形成有P型半导体区域9。
[0463]如图51所示，在区域ARN2中，在栅电极8a的两侧的SOI层3e及虚拟栅电极8b的两侧的SOI层3e上形成有η型半导体区域10。另外，在区域ARNl中，在SOI层3c上形成有η型半导体区域10。
[0464]在栅电极8a的侧壁及虚拟栅电极Sb的侧壁上形成有侧壁间隔件11。而且，包括栅电极8a、虚拟栅电极Sb、侧壁间隔件11、ρ型半导体区域9及η型半导体区域10的表面在内，在支承基板I上形成有层间绝缘膜13。
[0465]如图50所示，在区域ARPl中，在层间绝缘膜13上形成有贯穿层间绝缘膜13而到达η型阱5d、栅电极8a及ρ型半导体区域9中的某一表面的接触孔14。在接触孔14的内部形成有插塞15。插塞15经由硅化物层12而与在接触孔14的底部露出的η型阱5d、栅电极8a及ρ型半导体区域9中的某一方电连接。此外，在图50中，省略了到达栅电极8a的表面的接触孔及与栅电极8a连接的插塞的图示。
[0466]如图51所示，在区域ARN2中，在层间绝缘膜13上形成有贯穿层间绝缘膜13而到达P型阱6e、栅电极8a及η型半导体区域10中的某一表面的接触孔14。在接触孔14的内部形成有插塞15。插塞15经由硅化物层12而与在接触孔14的底部露出的ρ型阱6e、栅电极8a及η型半导体区域10中的某一方电连接。此外，在图51中，省略了到达栅电极8a的表面的接触孔及与栅电极8a连接的插塞的图示。
[0467]在层间绝缘膜13上形成有与插塞15电连接的第I层布线16。而且，虽然省略了图示，但能够在第I层布线16上形成多层布线。
[0468]如图49?图51所示，在区域ARPl中形成有由SOI层3d、栅极绝缘膜7、栅电极8a及P型半导体区域9构成的P沟道型的MISFETQP5。另外，在区域ARN2中形成有由SOI层3e、栅极绝缘膜7、栅电极8a及η型半导体区域10构成的η沟道型的MISFETQN5。
[0469]S卩，包含反相电路DCl I的速度监控电路DC5形成在由区域ARNl、区域ARPl、区域ARN2及区域ARP2组成的四个区域中的、由区域ARPl及区域ARN2组成的两个区域。其不仅在SOI基板上形成有包含反相电路DClI的速度监控电路DC5的情况下相同，在SOI基板上形成有包含反相电路的主电路MC4的情况下也相同。
[0470]此外，能够在由区域ARNl、区域ARP1、区域ARN2及区域ARP2组成的四个区域中的、由区域ARPl及区域ARN2组成的两个区域，取代反相电路而形成包含XOR电路的速度监控电路。另外，不仅能够在SOI基板上形成包含XOR电路的速度监控电路，也能在SOI基板上形成包含XOR电路的主电路。
[0471]如图49所示，形成有用于向MISFETQP5的栅电极8a和MISFETQN5的栅电极8a输入电压Vin的第I层布线16。另外，形成有用于使电源电压Vdd与作为MISFETQP5的源电极的P型半导体区域9连接的第I层布线16。而且，形成有用于使接地电位GND与作为MISFETQN5的源电极的η型半导体区域10连接的第I层布线16。而且，形成有用于从作为MISFETQP5的漏电极的ρ型半导体区域9、和作为MISFETQN5的漏电极的η型半导体区域10输出电压Vout的第I层布线16。
[0472]通过经由插塞15而与η型讲5d电连接的第I层布线16,向η型讲5d施加基板偏压Vbp。另外,通过经由插塞15而与ρ型讲6e电连接的第I层布线16,向ρ型讲6e施加基板偏压Vbn。
[0473]由此，能够向与SOI层3d电绝缘的η型阱5d施加基板偏压Vbp，向与SOI层3e电绝缘的P型阱6e施加基板偏压Vbn。另外，能够在大范围内调整基板偏压Vbp及基板偏压Vbn各自的电压值。因此，能够以使主电路MC4的延迟时间成为目标时间的方式高精度地控制向构成主电路MC4的MISFET施加的基板偏压。
[0474]此外，能够在SOI基板上沿X轴方向并列地配置形成在区域ARP1、区域ARN2及区域ARP2中的包含NAND电路DC411的速度监控电路DC41、和形成在区域ARPl及区域ARN2中的包含反相电路DCll的速度监控电路DC5。或者，能够在SOI基板上沿X轴方向并列地配置形成在区域ARP1、区域ARN2及区域ARP2中的包含NOR电路DC421的速度监控电路DC42、和形成在区域ARPl及区域ARN2中的包含反相电路DCll的速度监控电路DC5。
[0475]<关于NAND电路的基板偏压的控制方法>
[0476]接下来，对本实施方式5的半导体集成电路器件中的基板偏压的控制方法进行说明。
[0477]首先，对主电路为NAND电路的例子进行说明。图52及图53是表示控制向实施方式5的半导体集成电路器件中的主电路施加的基板偏压的工序的一部分的流程图。
[0478]首先，基板偏压控制电路CC4设定电流监控电路CM4的电流Idsp的目标值IdspO，并设定电流监控电路CM4的电流Idsn的目标值IdsnO (图52的步骤S41)。
[0479]在该步骤S41中，设定在电流监控电路CM4即电流监控电路CMll (参照图5)的MISFETQP6中流动的电流Idsp的目标值IdspO，并设定在电流监控电路CM4即电流监控电路CMl2 (参照图6)的MISFETQN6中流动的电流Idsn的目标值IdsnO。作为目标值IdspO及目标值IdsnO的设定方法，能够以使目标值IdspO与目标值IdsnO均衡的方式、即以使目标值IdspO与目标值IdsnO的比在预先设定的范围内的方式，来设定目标值IdspO和目标值IdsnO。例如，以使目标值IdspO与目标值IdsnO的比成为预先设定的比的方式来设定目标值IdspO和目标值IdsnO。
[0480]接下来，基板偏压控制电路CC4向电流监控电路CMll的ρ沟道型的MISFETQP6施加基板偏压Vbp，并获取电流Idsp (图52的步骤S42)。然后，基于所获取的电流Idsp及目标值IdspO来确定基板偏压Vbp的电压值Vbpt (图52的步骤S43)。
[0481]在该步骤S42及步骤S43中，基板偏压控制电路CC4通过基板偏压产生电路GC4产生基板偏压Vbp并施加于电流监控电路CMll的ρ沟道型的MISFETQP6。另外，基板偏压控制电路CC4通过电流监控电路CMll获取在施加有基板偏压Vbp的状态下在ρ沟道型的MISFETQP6中流动的电流Idsp。然后，以使所获取的电流Idsp成为目标值IdspO的方式来确定电压值Vbpt。具体而言，一边改变基板偏压Vbp —边重复电流Idsp的获取，当所获取的电流Idsp在根据目标值IdspO而设定的范围、即设定范围内时，将基板偏压电压Vbp确定为电压值Vbpt。
[0482]接下来，基板偏压控制电路CC4向电流监控电路CMl2的η沟道型的MISFETQN6施加基板偏压Vbn，并获取电流Idsn(图52的步骤S44)。然后，基于所获取的电流Idsn及目标值IdsnO来确定基板偏压Vbn的电压值Vbnt (图52的步骤S45)。
[0483]在该步骤S44及步骤S45中，基板偏压控制电路CC4通过基板偏压产生电路GC4产生基板偏压Vbn并施加于电流监控电路CMl2的η沟道型的MISFETQN6。另外，基板偏压控制电路CC4通过电流监控电路CM12获取在施加有基板偏压Vbn的状态下在η沟道型的MISFETQN6中流动的电流Idsn。然后，以使所获取的电流Idsn成为目标值IdsnO的方式来确定电压值Vbnt。具体而言，一边改变基板偏压Vbn —边重复电流Idsn的获取，当所获取的电流Idsn在根据目标值IdsnO而设定的范围、即设定范围内时，将基板偏压电压Vbn确定为电压值Vbnt。
[0484]接下来，基板偏压控制电路CC4在向包含反相电路DCl I的速度监控电路DC5(参照图38)施加基板偏压电压Vbpt及基板偏压电压Vbnt的状态下，获取延迟时间Tpd5 (图52的步骤S46)。
[0485]在该步骤S46中，基板偏压控制电路CC4通过基板偏压产生电路GC4产生被设定成电压值Vbpt的基板偏压Vbp、即基板偏压Vbpt并施加于包含反相电路DCll的速度监控电路DC5的MISFETQP5。另外，在步骤S46中，基板偏压控制电路CC4通过基板偏压产生电路GC4产生被设定成电压值Vbnt的基板偏压Vbn、即基板偏压Vbnt并施加于包含反相电路DCll的速度监控电路DC5的MISFETQN5。另外，在步骤S46中，基板偏压控制电路CC4获取向MISFETQP5施加基板偏压Vbpt、且向MISFETQN5施加基板偏压Vbnt的状态下的速度监控电路DC5的延迟时间Tpd5。
[0486]接下来，判断所获取的延迟时间Tpd5是否在设定范围内(图52的步骤S47)。
[0487]在该步骤S47中，判断所获取的速度监控电路DC5的延迟时间Tpd5是否在根据延迟时间Tpd5的目标时间Tpd50而设定的范围、即设定范围内。然后，关于步骤S47的判断结果，当延迟时间Tpd5不在设定范围内时，再次设定目标值IdspO及目标值IdsnO (图52的步骤S48)。而且，在该步骤S48后，再次返回步骤S42，进行步骤S42?步骤S47。
[0488]作为目标值IdspO及目标值IdsnO的再次设定方法，例如，能够以使目标值IdspO与目标值IdsnO的和一定且改变目标值IdspO与目标值IdsnO的比的方式来再次设定目标值IdspO及目标值IdsnO。或者,能够通过仅改变目标值IdspO及目标值IdsnO中的一方等各种方法来再次设定目标值IdspO及目标值IdsnO。
[0489]另一方面,关于步骤S47的判断结果，当延迟时间Tpd5在设定范围内时,确定电压值Vbpl及电压值Vbnl (图52的步骤S49)。在该步骤S49中，将延迟时间Tpd5在设定范围内时的基板偏压Vbpt确定为电压值VbpI，将延迟时间Tpd5在设定范围内时的基板偏压Vbnt确定为电压值Vbnl。
[0490]S卩，在步骤S41?步骤S49中，一边改变目标值IdspO及目标值IdsnO—边重复电压值Vbpt的确定(步骤S43)、电压值Vbnt的确定(步骤S45)、以及延迟时间Tpd5的获取(步骤S46)。而且，当所获取的延迟时间Tpd5在根据目标时间Tpd50而设定的设定范围内时，将电压值Vbpt确定为基板偏压Vbp的电压值Vbpl，将电压值Vbnt确定为基板偏压Vbn的电压值Vbnl。也就是说，基板偏压控制电路CC4基于所获取的延迟时间Tpd5来确定电压值Vbpl及电压值Vpnl。
[0491]接下来，基板偏压控制电路CC4设定包含NAND电路DC411的速度监控电路DC41 (参照图36)的延迟时间Tpd41的范围(图53的步骤S50)。在该步骤S50中，基板偏压控制电路CC4设定速度监控电路DC41的延迟时间Tpd41的目标时间Tpd410，并设定根据所设定的目标时间Tpd410而设定的范围、即设定范围。
[0492]接下来，基板偏压控制电路CC4在向包含NAND电路DC411的速度监控电路DC41施加基板偏压Vbpl、基板偏压Vbnl及基板偏压Vbns的状态下，获取延迟时间Tpd41 (图53的步骤S51)。
[0493]在该步骤S51中，通过基板偏压产生电路GC4产生被设定成电压值Vbpl的基板偏压Vbp、即基板偏压Vbpl并施加于NAND电路DC411的ρ沟道型的MISFETQP41及ρ沟道型的MISFETQP42。另外，在步骤S51中，通过基板偏压产生电路GC4产生被设定成电压值VbnI的基板偏压Vbn、即基板偏压Vbnl并施加于NAND电路DC411的η沟道型的MISFETQN41。而且，在步骤S51中，通过基板偏压产生电路GC4产生基板偏压Vbns并施加于NAND电路DC411的η沟道型的MISFETQN42。然后，获取将基板偏压Vbpl施加于MISFETQP41及MISFETQP42、将基板偏压Vbnl施加于MISFETQN41、且将基板偏压Vbns施加于MISFETQN42的状态下的速度监控电路DC41的延迟时间Tpd41。
[0494]接下来，基板偏压控制电路CC4判断延迟时间Tpd41是否在设定范围内(图53的步骤S52)。
[0495]在该步骤S52中，判断所获取的速度监控电路DC41的延迟时间Tpd41是否在根据延迟时间Tpd41的目标时间Tpd410而设定的范围、即设定范围内。然后，关于步骤S52的判断结果，当延迟时间Tpd41不在设定范围内时，改变基板偏压Vbns (图52的步骤S53)。而且，在该步骤S53之后，再次进行步骤S51。
[0496]另一方面，关于步骤S52的判断结果，当延迟时间Tpd41在设定范围内时，确定基板偏压Vbns的电压值Vbnsl (图52的步骤S54)。在该步骤S54中，将延迟时间Tpd41在设定范围内时的基板偏压Vbns确定为电压值Vbnsl。
[0497]即，在步骤S50?步骤S54中，基板偏压控制电路CC4 一边改变基板偏压Vbns —边重复延迟时间Tpd41的获取，当所获取的延迟时间Tpd41在根据目标时间Tpd410而设定的设定范围内时，将此时的基板偏压Vbns确定为电压值Vbnsl。也就是说，在步骤S50?步骤S54中，基板偏压控制电路CC4以使延迟时间Tpd41成为目标时间Tpd410的方式来确定电压值Vbnsl。此时，基板偏压控制电路CC4基于所获取的延迟时间Tpd41来确定电压值Vbnsl ο
[0498]接下来，基板偏压控制电路CC4向主电路MC4施加基板偏压Vbp1、基板偏压Vbnl及基板偏压Vbnsl (图53的步骤S55)。在该步骤S55中，基板偏压控制电路CC4以通过基板偏压产生电路GC4产生被设定成电压值Vbpl的基板偏压Vbp、即基板偏压Vbpl并施加于主电路MC4的ρ沟道型的MISFETQP1及ρ沟道型的MISFETQP2的方式进行控制。另外，在步骤S55中，基板偏压控制电路CC4以通过基板偏压产生电路GC4产生被设定成电压值Vbnl的基板偏压Vbn、即基板偏压Vbnl并施加于主电路MC4的η沟道型的MISFETQN1的方式进行控制。而且，在步骤S55中，基板偏压控制电路CC4以通过基板偏压产生电路GC4产生被设定成电压值Vbnsl的基板偏压Vbns、即基板偏压Vbnsl并施加于主电路MC4的η沟道型的MISFETQN2的方式进行控制。
[0499]在这样的控制方法中，能够分别调整并分别确定向相互串联连接的MISFETQN1及MISFETQN2中的MISFETQN1施加的基板偏压Vbn的电压值、和向MISFETQN2施加的基板偏压Vbns的电压值。因此，与不分别调整基板偏压Vbn的电压值和基板偏压Vbns的电压值的情况相比，能够以使主电路MC4的延迟时间成为目标时间的方式更高精度地控制向构成主电路MC4的MISFET施加的基板偏压。
[0500]<关于NOR电路的基板偏压的控制方法>
[0501]接下里，对主电路为NOR电路的例子进行说明。图54是表示控制向实施方式5的半导体集成电路器件中的主电路施加的基板偏压的工序的一部分的流程图。
[0502]首先，与主电路为NAND电路的例子同样地，进行图52的步骤S41?步骤S49。
[0503]接下来，基板偏压控制电路CC4设定包含NOR电路DC421的速度监控电路DC42 (参照图37)的延迟时间Tpd42的范围(图54的步骤S56)。在该步骤S56中，基板偏压控制电路CC4设定速度监控电路DC42的延迟时间Tpd42的目标时间Tpd420，并设定根据所设定的目标时间Tpd420而设定的范围、即设定范围。
[0504]接下来，基板偏压控制电路CC4在向包含NOR电路DC421的速度监控电路DC42施加基板偏压Vbpl、基板偏压Vbnl及基板偏压Vbps的状态下，获取延迟时间Tpd42 (图54的步骤S57)。
[0505]在该步骤S57中，通过基板偏压产生电路GC4产生被设定成电压值Vbpl的基板偏压Vbp、即基板偏压Vbpl并施加于NOR电路DC421的ρ沟道型的MISFETQP43。另外，在步骤S57中，通过基板偏压产生电路GC4产生被设定成电压值VbnI的基板偏压Vbn、即基板偏压Vbnl并施加于NOR电路DC421的η沟道型的MISFETQN43及η沟道型的MISFETQN44。而且，在步骤S57中，通过基板偏压产生电路GC4产生基板偏压Vbps并施加于NOR电路DC421的P沟道型的MISFETQP44。然后，获取将基板偏压Vbpl施加于MISFETQP43、将基板偏压Vbnl施加于MISFETQN43及MISFETQN44、且将基板偏压Vbps施加于MISFETQP44的状态下的速度监控电路DC42的延迟时间Tpd42。
[0506]接下来，基板偏压控制电路CC4判断延迟时间Tpd42是否在设定范围内(图54的步骤S58)。
[0507]在该步骤S58中，判断所获取的速度监控电路DC42的延迟时间Tpd42是否在根据延迟时间Tpd42的目标时间Tpd420而设定的范围、即设定范围内。而且，关于步骤S58的判断结果，当延迟时间Tpd42不在设定范围内时，改变基板偏压Vbps (图54的步骤S59)。而且，在该步骤S59之后，再次进行步骤S57。
[0508]另一方面，关于步骤S58的判断结果，当延迟时间Tpd42在设定范围内时，确定基板偏压Vbps的电压值Vbpsl (图54的步骤S60)。在该步骤S60中，将延迟时间Tpd42在设定范围内时的基板偏压Vbps确定为电压值Vbpsl。
[0509]即，在步骤S56?步骤S60中，基板偏压控制电路CC4 一边改变基板偏压Vbps —边重复延迟时间Tpd42的获取，当所获取的延迟时间Tpd42在根据目标时间Tpd420而设定的设定范围内时，将此时的基板偏压Vbps确定为电压值Vbpsl。也就是说，在步骤S56?步骤S60中，基板偏压控制电路CC4以使延迟时间Tpd42成为目标时间Tpd420的方式来确定电压值Vbpsl。此时，基板偏压控制电路CC4基于所获取的延迟时间Tpd42来确定电压值Vbpsl ο
[0510]接下来，基板偏压控制电路CC4向主电路MC4施加基板偏压Vbp1、基板偏压Vbnl及基板偏压Vbpsl (图54的步骤S61)。在该步骤S61中，基板偏压控制电路CC4以通过基板偏压产生电路GC4产生被设定成电压值VbpI的基板偏压Vbp、即基板偏压Vbpl并施加于主电路MC4的ρ沟道型的MISFETQP3的方式进行控制。另外，在步骤S61中，基板偏压控制电路CC4以通过基板偏压产生电路GC4产生被设定成电压值Vbnl的基板偏压Vbn、即基板偏压Vbnl并施加于主电路MC4的η沟道型的MISFETQN3及MISFETQN4的方式进行控制。而且，在步骤S61中，基板偏压控制电路CC4以通过基板偏压产生电路GC4产生被设定成电压值Vbps I的基板偏压Vbps、即基板偏压Vbps I并施加于主电路MC4的ρ沟道型的MISFETQP4的方式进行控制。
[0511]在这样的控制方法中，能够分别调整并分别确定向相互串联连接的MISFETQP3及MISFETQP4中的MISFETQP3施加的基板偏压Vbp的电压值、和向MISFETQP4施加的基板偏压Vbps的电压值。因此，与不分别调整基板偏压Vbp的电压值和基板偏压Vbps的电压值的情况相比，能够更高精度地控制向构成主电路MC4的MISFET施加的基板偏压来使主电路MC4的延迟时间成为目标时间。
[0512]此外，在主电路包含NAND电路及NOR电路的情况下，在进行了图52的步骤S41?步骤S49、且进行了图53的步骤S50?步骤S54之后，通过进行图54的步骤S56?步骤S61，能够进行包含NAND电路及NOR电路的主电路的控制。此时，在图54的步骤S61中，基板偏压控制电路CC4以向主电路MC4施加基板偏压Vbpl、基板偏压Vbnl、基板偏压Vbpsl及基板偏压Vbnsl的方式进行控制。或者，也可以在进行了图52的步骤S41?步骤S49、接着进行了图54的步骤S56?步骤S60、接着进行了图53的步骤S50?步骤S54之后，进行图54的步骤S61。
[0513]<比较例的SOI基板的平面结构>
[0514]接下来，对比较例的形成有半导体集成电路器件的SOI基板的平面结构进行说明。
[0515]图55及图56是示意地表示比较例中的SOI基板的结构的俯视图。图55示出六个区域的配置，图56示出各区域中的SOI层等的配置。另外，在图56中示出了第I层布线16。
[0516]在图55及图56中，使与支承基板I的作为主面的表面Ia平行且相互正交的两个方向为X轴方向及Y轴方向。
[0517]如图55及图56所示，在比较例中，SOI基板具有支承基板I和支承基板I的表面Ia侧的六个区域即区域ARN1、区域ARP11、区域ARP12、区域ARN21、区域ARN22及区域ARP2。区域ARN1、区域六1^11、区域六1^12、区域六8吧1、区域六8吧2及区域六1^2各自在俯视观察时沿X轴方向延伸。另外，区域ARNl、区域ARPl 1、区域ARP12、区域ARN21、区域ARN22及区域ARP2沿Y轴方向按区域ARNl、区域ARPl 1、区域ARP12、区域ARN21、区域ARN22及区域ARP2的顺序排列。区域ARN1、区域ARN21及区域ARN22是η沟道型的MISFET的形成区域。区域八1^11、区域41^12及区域ARP2是ρ沟道型的MISFET的形成区域。
[0518]在区域ARNl中，在支承基板I的表面Ia侧形成有ρ型阱6c。在区域ARPll及区域ARP12中，在支承基板I的表面Ia侧形成有η型阱5d。在区域ARN21及区域ARN22中，在支承基板I的表面Ia侧形成有ρ型阱6e。在区域ARP2中，在支承基板I的表面Ia侧形成有η型阱5f。
[0519]在区域ARNl中，在ρ型阱6c上隔着BOX层2c而形成有SOI层3c。在区域ARPll中，在η型阱5d上隔着BOX层2d而形成有SOI层31d，在区域ARP12中，在η型阱5d上隔着BOX层2d而形成有SOI层32d。在区域ARN21中，在ρ型阱6e上隔着BOX层2e而形成有SOI层31e，在区域ARN22中，在ρ型阱6e上隔着BOX层2e而形成有SOI层32e。在区域ARP2中，在η型阱5f上隔着BOX层2f而形成有SOI层3f。
[0520]SOI 层 3c、S0I 层 31d、S0I 层 32d、S0I 层 31e、S0I 层 32e 及 SOI 层 3f 各自在支承基板I的表面Ia内沿X轴方向延伸。另外，SOI层3c、S0I层31d、S0I层32d、S0I层31e、SOI层32e及SOI层3f在支承基板I的表面Ia内沿Y轴方向按SOI层3c、S0I层31d、S0I层32d、SOI层31e、SOI层32e及SOI层3f的顺序排列。
[0521]η型阱5d中的位于SOI层31d与SOI层32d之间的部分露出，该η型阱5d露出的区域52d是称作插塞接触孔的区域，是与η型阱5d电连接的插塞(省略图示)的形成区域。同样地，η型阱5f中的位于SOI层3f的与SOI层32e相反一侧的部分即区域52f也露出。
[0522]ρ型阱6e中的位于SOI层31e与SOI层32e之间的部分露出，该P型阱6e露出的区域62e是称作插塞接触孔的区域，是与ρ型阱6e电连接的插塞(省略图示)的形成区域。同样地，P型阱6c中的位于SOI层3c的与SOI层31d相反一侧的部分即区域62c也露出。
[0523]在比较例中，NAND电路形成在由区域六尺附、区域六1^11、区域六1^12、区域六尺吧1、区域ARN22及区域ARP2组成的六个区域中的、由区域ARN1、区域ARP11、区域ARP12及区域ARN21组成的四个区域。此时，向形成于区域ARN21的MISFETQN1 (参照图34)和形成于区域ARNl的MISFETQN2(参照图34)施加不同的基板偏压。
[0524]另外，在比较例中，NOR电路形成在由区域ARN1、区域ARP11、区域ARP12、区域ARN21、区域ARN22及区域ARP2组成的六个区域中、由区域ARP12、区域ARN21、区域ARN22及区域ARP2组成的四个区域。而且，向形成于区域ARP12的MISFETQP3(参照图35)和形成于区域ARP2的MISFETQP4(参照图35)施加不同的基板偏压。
[0525]而且，在比较例中，反相电路形成在由区域ARN1、区域ARP11、区域ARP12、区域ARN21、区域ARN2 2及区域ARP2组成的六个区域中的、由区域ARP12及区域ARN21组成的两个区域。
[0526]在此，考虑主电路包含NAND电路、NOR电路及反相电路、且向这些NAND电路及NOR电路所包含的相互串联连接的同一沟道型的两个MISFET分别施加不同的基板偏压的情况。而且，考虑由沿X轴方向分别延伸且分别形成有η沟道型的MISFET的三个区域、和沿X轴方向分别延伸且分别形成有P沟道型的MISFET的三个区域组成的六个区域如比较例所示那样排列的情况。
[0527]此时，在NAND电路的形成区域中，由区域ARN22及区域ARP2组成的区域为没有形成任何部件的空置区域，在NOR电路的形成区域中，由区域ARNl及区域ARPll组成的两个区域为没有形成任何部件的空置区域。而且，在反相电路的形成区域中，由区域ARN1、区域ARP11、区域ARN22及区域ARP2组成的四个区域为没有形成任何部件的空置区域。因此，无法减小半导体集成电路器件的面积。
[0528]<本实施方式的主要特征和效果>
[0529]本实施方式5的半导体集成电路器件具有形成在SOI基板的支承基板I的表面Ia侦U、且在支承基板I的表面Ia内分别沿X轴方向延伸且沿Y轴方向排列的四个半导体区域。作为四个半导体区域，P型阱6c、η型阱5d、ρ型阱6e及η型阱5f按该顺序排列。在ρ型阱6c、η型阱5d、ρ型阱6e及η型阱5f各自上隔着BOX层而形成有SOI层。
[0530]而且，例如在η型阱5d上的SOI层3d上形成有ρ沟道型的MISFET，在ρ型阱6c上的SOI层3c或P型阱6e上的SOI层3e上形成有η沟道型的MISFET。由此，即使在主电路中包含NAND电路的情况下，也能够分别调整并分别确定向在该NAND电路中相互串联连接的两个η沟道型的MISFET施加的基板偏压电压各自的电压值。
[0531]或者，例如在P型阱6e上的SOI层3e上形成有η沟道型的MISFET，在η型阱5d上的SOI层3d或η型阱5f上的SOI层3f上形成有ρ沟道型的MISFET。由此，即使在主电路中包含NOR电路的情况下，也能够分别调整并分别确定向在该NOR电路中相互串联连接的两个η沟道型的MISFET施加的基板偏压电压各自的电压值。
[0532]S卩，在本实施方式5中，能够分别调整并分别确定向相互串联连接的同一沟道型的两个MISFET各自分别施加的基板偏压的电压值。因此，与不分别调整向相互串联连接的同一沟道型的两个MISFET各自分别施加的基板偏压的电压值的情况相比，能够以使主电路的延迟时间成为目标时间的方式更高精度地控制向构成主电路的MISFET施加的基板偏压。
[0533]在本实施方式5中，P型阱6c形成在区域ARNl中，η型阱5d形成在区域ARPl中，P型阱6e形成在区域ARN2中，η型阱5f形成在区域ARP2中。NAND电路形成在由区域ARNl、区域ARPl、区域ARN2及区域ARP2组成的四个区域中的、由区域ARNl、区域ARPl及区域ARN2组成的三个区域。另外，NOR电路形成在由区域ARNl、区域ARPl、区域ARN2及区域ARP2组成的四个区域中的、由区域ARP1、区域ARN2及区域ARP2组成的三个区域。而且,反相电路形成在由区域ARNl、区域ARPl、区域ARN2及区域ARP2组成的四个区域中的、由区域ARPl及区域ARN2组成的两个区域。
[0534]此时，在NAND电路的形成区域中，由区域ARP2组成的一个区域为没有形成任何部件的空置区域，在NOR电路的形成区域中，由区域ARNl组成的一个区域为没有形成任何部件的空置区域。而且，在反相电路的形成区域中，由区域ARNl及区域ARP2组成的两个区域为没有形成任何部件的空置区域。即，本实施方式5中的空置区域的面积小于比较例中的空置区域的面积。因此，根据本实施方式5，能够容易地减小半导体集成电路器件的面积。
[0535]另外，本实施方式5的半导体集成电路器件除第I速度监控电路及电流监控电路以外，作为第2速度监控电路，与主电路同样地，具有由ρ沟道型及η沟道型中的一种沟道型的两个MISFET相互串联连接而成的电路。基于在向另一种沟道型的MISFET施加第I基板偏压的状态下在电流监控电路中流动的电流来暂时确定第I基板偏压的电压值。基于在向该一种沟道型的MISFET施加第2基板偏压的状态下在电流监控电路中流动的电流来暂时确定第2基板偏压的电压值。获取将暂时确定的电压值的第I基板偏压施加于该另一种沟道型的MISFET且将暂时确定的电压值的第2基板偏压施加于该一种沟道型的MISFET的状态下的第I速度监控电路的第I延迟时间。另外，基于所获取的第I延迟时间来确定第I基板偏压的电压值及第2基板偏压的电压值。
[0536]然后，获取将所确定的电压值的第I基板偏压施加于该另一种沟道型的MISFET且将所确定的电压值的第2基板偏压施加于该一种沟道型的两个MISFET中的第一个MISFET的状态下的第2速度监控电路的第2延迟时间。此时，在相互串联连接的一种沟道型的两个MISFET中的第二个MISFET上施加有第3基板偏压。然后，基于所获取的第2延迟时间来确定向该一种沟道型的两个MISFET中的第二个MISFET施加的第3基板偏压的电压值。
[0537]通过同时使用这样的第2速度监控电路和第I速度监控电路及电流监控电路，即使在主电路具有由P沟道型及η沟道型中的一种沟道型的两个MISFET相互串联连接而成的电路的情况下，也能够以使主电路的延迟时间成为目标时间的方式高精度地控制基板偏压的电压值。因此，由于能够容易地补偿构成主电路的MISFET的阈值电压等特性的偏差，所以能够提高半导体集成电路器件的性能。另外，由于即使不形成与主电路相同的电路、即复制电路也能够以使主电路的延迟时间成为目标时间的方式高精度地控制基板偏压的电压值，所以能够提高半导体集成电路器件的性能。
[0538]即使在半导体集成电路器件形成于具有由区域ARN1、区域ARP1、区域ARN2及区域ARP2组成的四个区域的SOI基板上的情况下、且向相互串联连接的同一沟道型的两个MISFET各自施加不同的基板偏压的情况下，也能够容易地减小半导体集成电路器件的面积。也就是说，即使在半导体集成电路器件的主电路具有包含相互串联连接的同一沟道型的两个MISFET的电路的情况下，也能够高精度地补偿主电路所包含的MISFET的阈值电压的偏差，并且，能够容易地使半导体集成电路器件小型化。
[0539]以上，基于实施方式具体说明了本发明人所完成的发明，本发明不限定于上述实施方式，当然能够在不脱离其要旨的范围内进行各种变更。
【权利要求】
1.一种半导体集成电路器件，其特征在于，具有: 主电路，其包含第I沟道型的第1MISFET、与所述第I沟道型不同的第2沟道型的第2MISFET、和与所述第2MISFET串联连接的所述第2沟道型的第3MISFET ;以及 控制电路，其以向所述第IMISFET施加第I基板偏压电压、向所述第2MISFET及所述第3MISFET施加第2基板偏压电压的方式进行控制， 所述控制电路具有: 具有第I反相电路的第I延迟电路，该第I反相电路包含所述第I沟道型的第4MISFET ； 第I电流监控电路，其包含所述第I沟道型的第5MISFET、所述第2沟道型的第6MISFET、和与所述第6MISFET串联连接的所述第2沟道型的第7MISFET，该第I电流监控电路对在所述第5MISFET中流动的第I电流、和在所述第6MISFET及所述第7MISFET中流动的第2电流进行监控；以及 电压产生电路，其产生所述第I基板偏压电压和所述第2基板偏压电压， 所述控制电路， 使通过所述电压产生电路产生所述第I基板偏压电压并施加于所述第4MISFET，基于将所述第I基板偏压电压施加于所述第4MISFET的状态下的所述第I延迟电路的第I延迟时间，来确定所述第I基板偏压电压的第I电压值， 使通过所述电压产生电路产生被设定成所述第I电压值的所述第I基板偏压电压并施加于所述第5MISFET， 通过所述第I电流监控电路获取在施加有被设定成所述第I电压值的所述第I基板偏压电压的状态下在所述第5MISFET中流动的所述第I电流， 使通过所述电压产生电路产生所述第2基板偏压电压并施加于所述第6MISFET及所述第 7MISFET, 通过所述第I电流监控电路获取在施加有所述第2基板偏压电压的状态下在所述第6MISFET及所述第7MISFET中流动的所述第2电流， 基于所获取的所述第I电流及所获取的所述第2电流来确定所述第2基板偏压电压的第2电压值， 以通过所述电压产生电路产生被设定成所述第I电压值的所述第I基板偏压电压并施加于所述第1MISFET、且通过所述电压产生电路产生被设定成所述第2电压值的所述第2基板偏压电压并施加于所述第2MISFET及所述第3MISFET的方式进行控制。
2.如权利要求1所述的半导体集成电路器件，其特征在于， 所述控制电路以使所述第I延迟时间成为与所述主电路的第2延迟时间的第I目标时间不同的第2目标时间的方式来确定所述第I电压值，且以使第I计算值成为根据所述第I目标时间而设定的第I设定值的方式来确定所述第2电压值，其中，所述第I计算值根据所获取的所述第I电流及所获取的所述第2电流各自的倒数之和而计算出。
3.如权利要求1所述的半导体集成电路器件，其特征在于， 所述第I沟道型为P沟道型， 所述第2沟道型为η沟道型， 所述主电路具有NAND电路， 所述NAND电路包含所述第1MISFET、所述第2MISFET、所述第3MISFET、和与所述第IMISFET并联连接的P沟道型的第8MISFET。
4.如权利要求3所述的半导体集成电路器件，其特征在于， 所述第5MISFET的源电极与电源连接， 所述第5MISFET的漏电极接地， 所述第6MISFET的漏电极与所述电源连接， 所述第6MISFET的源电极与所述第7MISFET的漏电极连接， 所述第7MISFET的源电极接地。
5.如权利要求3所述的半导体集成电路器件，其特征在于，具有: 第I基板； η型的第I半导体区域，其在所述第I基板的第I主面侧的第I区域中，形成在所述第I基板的所述第I主面侧； P型的第2半导体区域，其在所述第I基板的所述第I主面侧的第2区域中，形成在所述第I基板的所述第I主面侧； 第I绝缘层，其在所述第I区域中，形成在所述第I半导体区域上； 第2绝缘层，其在所述第2区域中，形成在所述第2半导体区域上； 第I半导体层，其形成在所述第I绝缘层上；以及 第2半导体层，其形成在所述第2绝缘层上， 所述第IMISFET、所述第4MISFET及所述第5MISFET形成在所述第I半导体层上，所述第2MISFET、所述第3MISFET、所述第6MISFET及所述第7MISFET形成在所述第2半导体层上， 所述第I基板偏压电压被施加于所述第I半导体区域， 所述第2基板偏压电压被施加于所述第2半导体区域。
6.如权利要求1所述的半导体集成电路器件，其特征在于， 所述第I沟道型为η沟道型， 所述第2沟道型为P沟道型， 所述主电路具有NOR电路， 所述NOR电路包含所述第1MISFET、所述第2MISFET、所述第3MISFET、和与所述第IMISFET并联连接的η沟道型的第9MISFET。
7.如权利要求6所述的半导体集成电路器件，其特征在于， 所述第5MISFET的漏电极与电源连接， 所述第5MISFET的源电极接地， 所述第6MISFET的源电极与所述电源连接， 所述第6MISFET的漏电极与所述第7MISFET的源电极连接， 所述第7MISFET的漏电极接地。
8.如权利要求6所述的半导体集成电路器件，其特征在于，具有: 第2基板； P型的第3半导体区域，其在所述第2基板的第2主面侧的第3区域中，形成在所述第2基板的所述第2主面侧； η型的第4半导体区域，其在所述第2基板的所述第2主面侧的第4区域中，形成在所述第2基板的所述第2主面侧； 第3绝缘层，其在所述第3区域中，形成在所述第3半导体区域上； 第4绝缘层，其在所述第4区域中，形成在所述第4半导体区域上； 第3半导体层，其形成在所述第3绝缘层上；以及 第4半导体层，其形成在所述第4绝缘层上， 所述第IMISFET、所述第4MISFET及所述第5MISFET形成在所述第3半导体层上，所述第2MISFET、所述第3MISFET、所述第6MISFET及所述第7MISFET形成在所述第4半导体层上， 所述第I基板偏压电压被施加于所述第3半导体区域， 所述第2基板偏压电压被施加于所述第4半导体区域。
9.如权利要求1所述的半导体集成电路器件，其特征在于， 所述第I反相电路是包含所述第4MISFET和所述第2沟道型的第10MISFET的CMIS反相电路， 所述第I延迟电路具有相互串联连接的多个所述第I反相电路。
10.如权利要求9所述的半导体集成电路器件，其特征在于， 所述第I延迟电路是具有相互串联连接的三个以上的奇数个的所述第I反相电路的环形振荡器电路。
11.如权利要求1所述的半导体集成电路器件，其特征在于， 所述第I电流监控电路包含所述第2沟道型的第11MISFET、所述第2沟道型的第12MISFET、与所述第12MISFET串联连接的所述第2沟道型的第13MISFET、和与所述第12MISFET及所述第13MISFET串联连接的所述第2沟道型的第14MISFET，该第I电流监控电路对在所述第IIMISFET中流动的第3电流、和在所述第12MISFET、所述第13MISFET及所述第14MISFET中流动的第4电流进行监控， 所述控制电路， 基于所获取的所述第I电流及所获取的所述第2电流来确定所述第2基板偏压电压的第3电压值， 使通过所述电压产生电路产生所述第2基板偏压电压并施加于所述第11MISFET， 通过所述第I电流监控电路获取在施加有所述第2基板偏压电压的状态下在所述第IIMISFET中流动的所述第3电流， 基于所获取的所述第I电流及所获取的所述第3电流来确定所述第2基板偏压电压的第4电压值， 使通过所述电压产生电路产生所述第2基板偏压电压并施加于所述第12MISFET、所述第 13MISFET 及所述第 14MISFET， 通过所述第I电流监控电路获取在施加有所述第2基板偏压电压的状态下在所述第12MISFET、所述第13MISFET及所述第14MISFET中流动的所述第4电流， 基于所获取的所述第I电流及所获取的所述第4电流来确定所述第2基板偏压电压的第5电压值， 基于所述第3电压值、所述第4电压值及所述第5电压值来确定所述第2电压值。
12.如权利要求1所述的半导体集成电路器件，其特征在于， 所述主电路包含所述第I沟道型的第15MISFET、所述第2沟道型的第16MISFET、和与所述第16MISFET串联连接的所述第2沟道型的第17MISFET， 所述控制电路以向所述第15MISFET施加第3基板偏压电压、向所述第16MISFET及所述第17MISFET施加第4基板偏压电压的方式进行控制， 所述控制电路具有: 具有第2反相电路的第2延迟电路，该第2反相电路包含所述第I沟道型的第18MISFET ;以及 第2电流监控电路，其包含所述第I沟道型的第19MISFET、所述第2沟道型的第20MISFET、和与所述第20MISFET串联连接的所述第2沟道型的第21MISFET，该第2电流监控电路对在所述第19MISFET中流动的第5电流、和在所述第20MISFET及所述第21MISFET中流动的第6电流进行监控， 所述电压产生电路产生所述第3基板偏压电压和所述第4基板偏压电压， 所述第1MISFET、所述第4MISFET及所述第5MISFET各自的阈值电压的绝对值大于所述第15MISFET、所述第18MISFET及所述第19MISFET中的任一方的阈值电压的绝对值， 所述第2MISFET、所述第3MISFET、所述第6MISFET及所述第7MISFET各自的阈值电压的绝对值大于所述第16MISFET、所述第17MISFET、所述第20MISFET及所述第21MISFET中的任一方的阈值电压的绝对值， 所述控制电路， 使通过所述电压产生电路产生所述第3基板偏压电压并施加于所述第18MISFET，基于将所述第3基板偏压电压施加于所述第18MISFET的状态下的所述第2延迟电路的第3延迟时间，来确定所述第3基板偏压电压的第6电压值， 使通过所述电压产生电路产生被设定成所述第6电压值的所述第3基板偏压电压并施加于所述第19MISFET， 通过所述第2电流监控电路获取在施加有被设定成所述第6电压值的所述第3基板偏压电压的状态下在所述第19MISFET中流动的所述第5电流， 使通过所述电压产生电路产生所述第4基板偏压电压并施加于所述第20MISFET及所述第 2IMISFET， 通过所述第2电流监控电路获取在施加有所述第4基板偏压电压的状态下在所述第20MISFET及所述第2IMISFET中流动的所述第6电流， 基于所获取的所述第5电流及所获取的所述第6电流来确定所述第4基板偏压电压的第7电压值， 以通过所述电压产生电路产生被设定成所述第6电压值的所述第3基板偏压电压并施加于所述第15MISFET、且通过所述电压产生电路产生被设定成所述第7电压值的所述第4基板偏压电压并施加于所述第16MISFET及所述第17MISFET的方式进行控制。
13.如权利要求12所述的半导体集成电路器件，其特征在于，具有: 第3基板； 第I导电型的第5半导体区域，其在所述第3基板的第3主面侧的第5区域、及所述第3基板的所述第3主面侧的区域且与所述第5区域相邻的第6区域中，形成在所述第3基板的所述第3主面侧； 与所述第I导电型不同的第2导电型的第6半导体区域，其在所述第3基板的所述第3主面侧的第7区域、及所述第3基板的所述第3主面侧的区域且与所述第7区域相邻的第8区域中，形成在所述第3基板的所述第3主面侧； 所述第I导电型的第7半导体区域，其在所述第5区域中，形成在所述第5半导体区域的上层部； 所述第I导电型的第8半导体区域，其在所述第6区域中，形成在所述第5半导体区域的上层部； 所述第2导电型的第9半导体区域，其在所述第7区域中，形成在所述第6半导体区域的上层部； 所述第2导电型的第10半导体区域，其在所述第8区域中，形成在所述第6半导体区域的上层部； 第5绝缘层，其形成在所述第7半导体区域上及所述第8半导体区域上； 第6绝缘层，其形成在所述第9半导体区域上及所述第10半导体区域上； 第5半导体层，其在所述第5区域及所述第6区域中，形成在所述第5绝缘层上；以及第6半导体层，其在所述第7区域及所述第8区域中，形成在所述第6绝缘层上，所述第IMISFET、所述第4MISFET及所述第5MISFET在所述第5区域中形成在所述第5半导体层上， 所述第15MISFET、所述第18MISFET及所述第19MISFET在所述第6区域中形成在所述第5半导体层上， 所述第2MISFET、所述第3MISFET、所述第6MISFET及所述第7MISFET在所述第7区域中形成在所述第6半导体层上， 所述第16MISFET、所述第17MISFET、所述第20MISFET及所述第21MISFET在所述第8区域中形成在所述第6半导体层上， 所述第7半导体区域中的所述第I导电型的杂质浓度大于所述第8半导体区域中的所述第I导电型的杂质浓度， 所述第9半导体区域中的所述第2导电型的杂质浓度大于所述第10半导体区域中的所述第2导电型的杂质浓度， 在所述第I导电型为η型且所述第2导电型为P型时，所述第I沟道型为P沟道型且所述第2沟道型为η沟道型， 在所述第I导电型为P型且所述第2导电型为η型时，所述第I沟道型为η沟道型且所述第2沟道型为P沟道型。
14.一种半导体集成电路器件，其特征在于，具有: 主电路，其包含第I沟道型的第1MISFET、与所述第I沟道型不同的第2沟道型的第2MISFET、和与所述第2MISFET串联连接的所述第2沟道型的第3MISFET ;以及 控制电路，其以向所述第IMISFET施加第I基板偏压电压、向所述第2MISFET及所述第3MISFET施加第2基板偏压电压的方式进行控制， 所述控制电路具有: 具有第I反相电路的第I延迟电路，该第I反相电路包含所述第I沟道型的第4MISFET ； 具有第2反相电路的第2延迟电路，该第2反相电路包含所述第2沟道型的第5MISFET、和与所述第5MISFET串联连接的所述第2沟道型的第6MISFET ;以及 电压产生电路，其产生所述第I基板偏压电压和所述第2基板偏压电压， 所述控制电路， 使通过所述电压产生电路产生所述第I基板偏压电压并施加于所述第4MISFET，基于将所述第I基板偏压电压施加于所述第4MISFET的状态下的所述第I延迟电路的第I延迟时间，来确定所述第I基板偏压电压的第I电压值， 使通过所述电压产生电路产生所述第2基板偏压电压并施加于所述第5MISFET及所述第 6MISFET， 基于将所述第2基板偏压电压施加于所述第5MISFET及所述第6MISFET的状态下的所述第2延迟电路的第2延迟时间，来确定所述第2基板偏压电压的第2电压值， 以通过所述电压产生电路产生被设定成所述第I电压值的所述第I基板偏压电压并施加于所述第1MISFET、且通过所述电压产生电路产生被设定成所述第2电压值的所述第2基板偏压电压并施加于所述第2MISFET及所述第3MISFET的方式进行控制。
15.如权利要求14所述的半导体集成电路器件，其特征在于， 所述第I沟道型为P沟道型， 所述第2沟道型为η沟道型， 所述主电路具有NAND电路， 所述NAND电路包含所述第1MISFET、所述第2MISFET、所述第3MISFET、和与所述第IMISFET并联连接的P沟道型的第7MISFET。
16.如权利要求15所述的半导体集成电路器件，其特征在于，具有: 第I基板； η型的第I半导体区域，其在所述第I基板的第I主面侧的第I区域中，形成在所述第I基板的所述第I主面侧； P型的第2半导体区域，其在所述第I基板的所述第I主面侧的第2区域中，形成在所述第I基板的所述第I主面侧； 第I绝缘层，其在所述第I区域中，形成在所述第I半导体区域上； 第2绝缘层，其在所述第2区域中，形成在所述第2半导体区域上； 第I半导体层，其形成在所述第I绝缘层上；以及 第2半导体层，其形成在所述第2绝缘层上， 所述第1MISFET及所述第4MISFET形成在所述第I半导体层上， 所述第2MISFET、所述第3MISFET、所述第5MISFET及所述第6MISFET形成在所述第2半导体层上， 所述第I基板偏压电压被施加于所述第I半导体区域， 所述第2基板偏压电压被施加于所述第2半导体区域。
17.如权利要求14所述的半导体集成电路器件，其特征在于， 所述第I沟道型为η沟道型， 所述第2沟道型为P沟道型， 所述主电路具有NOR电路， 所述NOR电路包含所述第1MISFET、所述第2MISFET、所述第3MISFET、和与所述第IMISFET并联连接的η沟道型的第8MISFET。
18.如权利要求17所述的半导体集成电路器件，其特征在于，具有: 第2基板； P型的第3半导体区域，其在所述第2基板的第2主面侧的第3区域中，形成在所述第2基板的所述第2主面侧； η型的第4半导体区域，其在所述第2基板的所述第2主面侧的第4区域中，形成在所述第2基板的所述第2主面侧； 第3绝缘层，其在所述第3区域中，形成在所述第3半导体区域上； 第4绝缘层，其在所述第4区域中，形成在所述第4半导体区域上； 第3半导体层，其形成在所述第3绝缘层上；以及 第4半导体层，其形成在所述第4绝缘层上， 所述第1MISFET及所述第4MISFET形成在所述第3半导体层上， 所述第2MISFET、所述第3MISFET、所述第5MISFET及所述第6MISFET形成在所述第4半导体层上， 所述第I基板偏压电压被施加于所述第3半导体区域， 所述第2基板偏压电压被施加于所述第4半导体区域。
19.一种半导体集成电路器件，其特征在于，具有: 第I基板； 第I导电型的第I半导体区域，其形成在所述第I基板的第I主面侧，在所述第I主面内沿第I方向延伸； 与所述第I导电型不同的第2导电型的第2半导体区域，其形成在所述第I基板的所述第I主面侧，在所述第I主面内沿所述第I方向延伸； 所述第I导电型的第3半导体区域，其形成在所述第I基板的所述第I主面侧，在所述第I主面内沿所述第I方向延伸； 所述第2导电型的第4半导体区域，其形成在所述第I基板的所述第I主面侧，在所述第I主面内沿所述第I方向延伸； 第I绝缘层，其形成在所述第I半导体区域上； 第2绝缘层，其形成在所述第2半导体区域上； 第3绝缘层，其形成在所述第3半导体区域上； 第4绝缘层，其形成在所述第4半导体区域上； 第I半导体层，其形成在所述第I绝缘层上； 第2半导体层，其形成在所述第2绝缘层上； 第3半导体层，其形成在所述第3绝缘层上； 第4半导体层，其形成在所述第4绝缘层上； 第I沟道型的第1MISFET，其形成在所述第2半导体层上；以及与所述第I沟道型不同的第2沟道型的第2MISFET，其形成在所述第I半导体层或所述第3半导体层上， 所述第I半导体区域、所述第2半导体区域、所述第3半导体区域及所述第4半导体区域在所述第I主面内沿与所述第I方向交叉的第2方向，按所述第I半导体区域、所述第2半导体区域、所述第3半导体区域及所述第4半导体区域的顺序排列， 所述第2MISFET与所述第IMISFET串联连接， 在所述第I导电型为P型且所述第2导电型为η型时，所述第I沟道型为P沟道型且所述第2沟道型为η沟道型， 在所述第I导电型为η型且所述第2导电型为P型时，所述第I沟道型为η沟道型且所述第2沟道型为P沟道型。
20.如权利要求19所述的半导体集成电路器件，其特征在于， 具有形成在所述第I半导体层上的所述第2沟道型的第3MISFET， 所述第2MISFET形成在所述第3半导体层上， 所述第3MISFET与所述第IMISFET串联连接， 所述第2MISFET在所述第3MISFET的与所述第1MISFET侧相反的一侧，与所述第3MISFET串联连接。
21.如权利要求20所述的半导体集成电路器件，其特征在于， 具有形成在所述第2半导体层上的所述第I沟道型的第4MISFET， 所述第I导电型为P型， 所述第2导电型为η型， 所述第4MISFET与所述第IMISFET并联连接， 通过所述第IMISFET、所述第2ΜΙSFET、所述第3MISFET和所述第4MISFET而形成NAND电路， 在所述第2半导体区域中施加有第I基板偏压电压， 在所述第3半导体区域中施加有第2基板偏压电压， 在所述第I半导体区域中施加有与所述第I基板偏压电压不同的第3基板偏压电压。
22.如权利要求21所述的半导体集成电路器件，其特征在于，具有: η沟道型的第5MISFET，其形成在所述第3半导体层上； P沟道型的第6MISFET，其形成在所述第2半导体层上； P沟道型的第7MISFET，其形成在所述第4半导体层上；以及 η沟道型的第8MISFET，其形成在所述第3半导体层上， 所述第7MISFET与所述第5MISFET串联连接， 所述第6MISFET在所述第7MISFET的与所述第5MISFET侧相反的一侧，与所述第7MISFET串联连接， 所述第8MISFET与所述第5MISFET并联连接， 通过所述第5MISFET、所述第6MISFET、所述第7MISFET和所述第8MISFET而形成NOR电路， 在所述第4半导体区域中施加有与所述第2基板偏压电压不同的第4基板偏压电压。
23.如权利要求21所述的半导体集成电路器件，其特征在于， 所述第IMISFET的源电极及所述第4MISFET的源电极与电源连接， 所述第1MISFET的漏电极及所述第4MISFET的漏电极与所述第3MISFET的漏电极连接， 所述第3MISFET的源电极与所述第2MISFET的漏电极连接， 所述第2MISFET的源电极接地。
24.如权利要求20所述的半导体集成电路器件，其特征在于， 具有形成在所述第2半导体层上的所述第I沟道型的第9MISFET， 所述第I导电型为η型， 所述第2导电型为P型， 所述第9MISFET与所述第IMISFET并联连接， 通过所述第1MISFET、所述第2MISFET、所述第3MISFET和所述第9MISFET而形成NOR电路， 在所述第2半导体区域中施加有第5基板偏压电压， 在所述第3半导体区域中施加有第6基板偏压电压， 在所述第I半导体区域中施加有与所述第5基板偏压电压不同的第7基板偏压电压。
25.如权利要求24所述的半导体集成电路器件，其特征在于， 所述第1MISFET的源电极及所述第9MISFET的源电极接地， 所述第1MISFET的漏电极及所述第9MISFET的漏电极与所述第3MISFET的漏电极连接， 所述第3MISFET的源电极与所述第2MISFET的漏电极连接， 所述第2MISFET的源电极与电源连接。
26.如权利要求19所述的半导体集成电路器件，其特征在于， 所述第2MISFET形成在所述第3半导体层上， 通过所述第1MISFET和所述第2MISFET而形成反相电路。
27.如权利要求19所述的半导体集成电路器件，其特征在于， 所述第I绝缘层没有形成在所述第I半导体区域中的所述第I方向的第I端部上， 所述第2绝缘层没有形成在所述第2半导体区域中的所述第I方向的第2端部上， 所述第3绝缘层没有形成在所述第3半导体区域中的所述第I方向的第3端部上， 所述第4绝缘层没有形成在所述第4半导体区域中的所述第I方向的第4端部上， 所述第I端部经由形成在所述第I端部上的第I连接电极而与施加第8基板偏压电压 的第I电压产生电路电连接， 所述第2端部经由形成在所述第2端部上的第2连接电极而与施加第9基板偏压电压的第2电压产生电路电连接， 所述第3端部经由形成在所述第3端部上的第3连接电极而与施加第10基板偏压电压的第3电压产生电路电连接， 所述第4端部经由形成在所述第4端部上的第4连接电极而与施加第11基板偏压电压的第4电压产生电路电连接。
28.一种半导体集成电路器件，其特征在于，具有: 主电路，其包含第I沟道型的第1MISFET、与所述第I沟道型不同的第2沟道型的第2MISFET、和与所述第2MISFET串联连接的所述第2沟道型的第3MISFET ;以及 控制电路，其以向所述第IMISFET施加第I基板偏压电压、向所述第2MISFET施加第2基板偏压电压、且向所述第3MISFET施加第3基板偏压电压的方式进行控制， 所述控制电路具有: 具有第I反相电路的第I延迟电路，该第I反相电路包含所述第I沟道型的第4MISFET和所述第2沟道型的第5MISFET ； 具有第I电路的第2延迟电路，该第I电路包含所述第I沟道型的第6MISFET、所述第2沟道型的第7MISFET、和与所述第7MISFET串联连接的所述第2沟道型的第8MISFET ； 第I电流监控电路，其包含所述第I沟道型的第9MISFET和所述第2沟道型的第10MISFET，该第I电流监控电路对在所述第9MISFET中流动的第I电流、和在所述第1MISFET中流动的第2电流进行监控；以及 电压产生电路，其产生所述第I基板偏压电压、所述第2基板偏压电压和所述第3基板偏压电压， 所述控制电路， 使通过所述电压产生电路产生所述第I基板偏压电压并施加于所述第9MISFET， 通过所述第I电流监控电路获取在施加有所述第I基板偏压电压的状态下在所述第9MISFET中流动的所述第I电流， 基于所获取的所述第I电流来确定所述第I基板偏压电压的第I电压值， 使通过所述电压产生电路产生所述第2基板偏压电压并施加于所述第10MISFET， 通过所述第I电流监控电路获取在施加有所述第2基板偏压电压的状态下在所述第1MISFET中流动的所述第2电流， 基于所获取的所述第2电流来确定所述第2基板偏压电压的第2电压值， 使通过所述电压产生电路产生被设定成所述第I电压值的所述第I基板偏压电压并施加于所述第4MISFET，且使通过所述电压产生电路产生被设定成所述第2电压值的所述第2基板偏压电压并施加于所述第5MISFET， 获取将所述第I基板偏压电压施加于所述第4MISFET、且将所述第2基板偏压电压施加于所述第5MISFET的状态下的所述第I延迟电路的第I延迟时间， 基于所获取的所述第I延迟时间来确定所述第I基板偏压电压的第3电压值和所述第2基板偏压电压的第4电压值， 使通过所述电压产生电路产生被设定成所述第3电压值的所述第I基板偏压电压并施加于所述第6MISFET，使通过所述电压产生电路产生被设定成所述第4电压值的所述第2基板偏压电压并施加于所述第7MISFET，且使通过所述电压产生电路产生所述第3基板偏压电压并施加于所述第8MISFET， 基于将所述第I基板偏压电压施加于所述第6MISFET、将所述第2基板偏压电压施加于所述第7MISFET、且将所述第3基板偏压电压施加于所述第8MISFET的状态下的所述第2延迟电路的第2延迟时间，来确定所述第3基板偏压电压的第5电压值， 以通过所述电压产生电路产生被设定成所述第3电压值的所述第I基板偏压电压并施加于所述第1MISFET、通过所述电压产生电路产生被设定成所述第4电压值的所述第2基板偏压电压并施加于所述第2MISFET、且通过所述电压产生电路产生被设定成所述第5电压值的所述第3基板偏压电压并施加于所述第3MISFET的方式进行控制。
29.如权利要求28所述的半导体集成电路器件，其特征在于， 所述控制电路， 以使所述第I电流成为所述第I电流的第I目标值的方式来确定所述第I电压值， 以使所述第2电流成为所述第2电流的第2目标值的方式来确定所述第2电压值， 一边改变所述第I目标值及所述第2目标值，一边重复所述第I电压值的确定、所述第2电压值的确定及所述第I延迟时间的获取，当所获取的所述第I延迟时间在根据第I目标时间而设定的第I设定范围内时，将所述第I电压值确定为所述第3电压值，且将所述第2电压值确定为所述第4电压值。
30.如权利要求28所述的半导体集成电路器件，其特征在于， 所述控制电路以使所述第2延迟时间成为第2目标时间的方式来确定所述第5电压值。
31.如权利要求28所述的半导体集成电路器件，其特征在于， 所述第I沟道型为P沟道型， 所述第2沟道型为η沟道型， 所述主电路具有第INAND电路， 所述第INAND电路包含所述第IMISFET、所述第2ΜΙSFET、所述第3MISFET、和与所述第IMISFET并联连接的P沟道型的第IIMISFET， 所述第I电路为第2NAND电路， 所述第2NAND电路包含所述第6ΜΙSFET、所述第7ΜΙSFET、所述第8MISFET、和与所述第6MISFET并联连接的P沟道型的第12MISFET， 所述控制电路， 将被设定成所述第3电压值的所述第I基板偏压电压施加于所述第6MISFET及所述第12MISFET，将被设定成所述第4电压值的所述第2基板偏压电压施加于所述第7MISFET，且将所述第3基板偏压电压施加于所述第8MISFET， 基于将所述第I基板偏压电压施加于所述第6MISFET及所述第12MISFET、将所述第2基板偏压电压施加于所述第7MISFET、且将所述第3基板偏压电压施加于所述第8MISFET的状态下的所述第2延迟时间，来确定所述第5电压值， 以将被设定成所述第3电压值的所述第I基板偏压电压施加于所述第1MISFET及所述第IIMISFET、将被设定成所述第4电压值的所述第2基板偏压电压施加于所述第2MISFET、且将被设定成所述第5电压值的所述第3基板偏压电压施加于所述第3MISFET的方式进行控制。
32.如权利要求31所述的半导体集成电路器件，其特征在于，具有: 第I基板； P型的第I半导体区域，其形成在所述第I基板的第I主面侧，在所述第I主面内沿第I方向延伸； η型的第2半导体区域，其形成在所述第I基板的所述第I主面侧，在所述第I主面内沿所述第I方向延伸； P型的第3半导体区域，其形成在所述第I基板的所述第I主面侧，在所述第I主面内沿所述第I方向延伸； η型的第4半导体区域，其形成在所述第I基板的所述第I主面侧，在所述第I主面内沿所述第I方向延伸； 第I绝缘层，其形成在所述第I半导体区域上； 第2绝缘层，其形成在所述第2半导体区域上； 第3绝缘层，其形成在所述第3半导体区域上； 第4绝缘层，其形成在所述第4半导体区域上； 第I半导体层，其形成在所述第I绝缘层上； 第2半导体层，其形成在所述第2绝缘层上； 第3半导体层，其形成在所述第3绝缘层上；以及 第4半导体层，其形成在所述第4绝缘层上， 所述第I半导体区域、所述第2半导体区域、所述第3半导体区域及所述第4半导体区域在所述第I主面内沿与所述第I方向交叉的第2方向，按所述第I半导体区域、所述第2半导体区域、所述第3半导体区域及所述第4半导体区域的顺序排列， 所述第6MISFET及所述第12MISFET形成在所述第2半导体层上， 所述第7MISFET形成在所述第3半导体层上， 所述第8MISFET形成在所述第I半导体层上， 所述控制电路， 通过将被设定成所述第3电压值的所述第I基板偏压电压施加于所述第2半导体区域而将其施加于所述第6MISFET及所述第12MISFET， 通过将被设定成所述第4电压值的所述第2基板偏压电压施加于所述第3半导体区域而将其施加于所述第7MISFET， 通过将所述第3基板偏压电压施加于所述第I半导体区域而将其施加于所述第8MISFET。
33.如权利要求31所述的半导体集成电路器件，其特征在于， 所述主电路具有第INOR电路， 所述第INOR电路包含η沟道型的第13MISFET、P沟道型的第14MISFET、与所述第14MISFET串联连接的P沟道型的第15MISFET、和与所述第13MISFET并联连接的η沟道型的第 16MISFET， 所述控制电路以向所述第13MISFET及所述第16MISFET施加所述第2基板偏压电压、向所述第14MISFET施加所述第I基板偏压电压、且向所述第15MISFET施加第4基板偏压电压的方式进行控制， 所述控制电路包含第3延迟电路，该第3延迟电路具有第2N0R电路，该第2N0R电路包含η沟道型的第17MISFET、p沟道型的第18MISFET、与所述第18MISFET串联连接的p沟道型的第19MISFET、和与所述第17MISFET并联连接的η沟道型的第20MISFET， 所述电压产生电路产生所述第4基板偏压电压， 所述控制电路， 使通过所述电压产生电路产生被设定成所述第3电压值的所述第I基板偏压电压并施加于所述第18MISFET，使通过所述电压产生电路产生被设定成所述第4电压值的所述第2基板偏压电压并施加于所述第17MISFET及所述第20MISFET，且使通过所述电压产生电路产生所述第4基板偏压电压并施加于所述第19MISFET， 基于将所述第I基板偏压电压施加于所述第18MISFET、将所述第2基板偏压电压施加于所述第17MISFET及所述第20MISFET、且将所述第4基板偏压电压施加于所述第19MISFET的状态下的所述第3延迟电路的第3延迟时间，来确定所述第4基板偏压电压的第6电压值， 以通过所述电压产生电路产生被设定成所述第3电压值的所述第I基板偏压电压并施加于所述第14MISFET、通过所述电压产生电路产生被设定成所述第4电压值的所述第2基板偏压电压并施加于所述第13MISFET及所述第16MISFET、且通过所述电压产生电路产生被设定成所述第6电压值的所述第4基板偏压电压并施加于所述第15MISFET的方式进行控制。
34.如权利要求28所述的半导体集成电路器件，其特征在于， 所述第I沟道型为η沟道型， 所述第2沟道型为P沟道型， 所述主电路具有第3N0R电路， 所述第3N0R电路包含所述第1MISFET、所述第2MISFET、所述第3MISFET、和与所述第IMISFET并联连接的η沟道型的第2IMISFET， 所述第I电路为第4N0R电路， 所述第4N0R电路包含所述第6MISFET、所述第7MISFET、所述第8MISFET、和与所述6MISFET并联连接的η沟道型的第22MISFET， 所述控制电路， 将被设定成所述第3电压值的所述第I基板偏压电压施加于所述第6MISFET及所述第22MISFET，将被设定成所述第4电压值的所述第2基板偏压电压施加于所述第7MISFET，且将所述第3基板偏压电压施加于所述第8MISFET， 基于将所述第I基板偏压电压施加于所述第6MISFET及所述第22MISFET、将所述第2基板偏压电压施加于所述第7MISFET、且将所述第3基板偏压电压施加于所述第8MISFET的状态下的所述第2延迟时间，来确定所述第5电压值， 以将被设定成所述第3电压值的所述第I基板偏压电压施加于所述第1MISFET及所述第2IMISFET、将被设定成所述第4电压值的所述第2基板偏压电压施加于所述第2MISFET、且将被设定成所述第5电压值的所述第3基板偏压电压施加于所述第3MISFET的方式进行控制。
35.如权利要求34所述的半导体集成电路器件，其特征在于，具有: 第2基板； η型的第5半导体区域，其形成在所述第2基板的第2主面侧，在所述第2主面内沿第3方向延伸； P型的第6半导体区域，其形成在所述第2基板的所述第2主面侧，在所述第2主面内沿所述第3方向延伸； η型的第7半导体区域，其形成在所述第2基板的所述第2主面侧，在所述第2主面内沿所述第3方向延伸； P型的第8半导体区域，其形成在所述第2基板的所述第2主面侧，在所述第2主面内沿所述第3方向延伸； 第5绝缘层，其形成在所述第5半导体区域上； 第6绝缘层，其形成在所述第6半导体区域上； 第7绝缘层，其形成在所述第7半导体区域上； 第8绝缘层，其形成在所述第8半导体区域上； 第5半导体层，其形成在所述第5绝缘层上； 第6半导体层，其形成在所述第6绝缘层上； 第7半导体层，其形成在所述第7绝缘层上；以及 第8半导体层，其形成在所述第8绝缘层上， 所述第5半导体区域、所述第6半导体区域、所述第7半导体区域及所述第8半导体区域在所述第2主面内沿与所述第3方向交叉的第4方向，按所述第5半导体区域、所述第6半导体区域、所述第7半导体区域及所述第8半导体区域的顺序排列， 所述第6MISFET及所述第22MISFET形成在所述第6半导体层上， 所述第7MISFET形成在所述第7半导体层上， 所述第8MISFET形成在所述第5半导体层上， 所述控制电路， 通过将被设定成所述第3电压值的所述第I基板偏压电压施加于所述第6半导体区域而将其施加于所述第6MISFET及所述第22MISFET， 通过将被设定成所述第4电压值的所述第2基板偏压电压施加于所述第7半导体区域而将其施加于所述第7MISFET， 通过将所述第3基板偏压电压施加于所述第5半半导体区域而将其施加于所述第8MISFET。
【文档编号】H03L7/099GK104242926SQ201410244636
【公开日】2014年12月24日 申请日期:2014年6月4日 优先权日:2013年6月21日
【发明者】槙山秀树, 岩松俊明 申请人:瑞萨电子株式会社