具有零延迟的旁路多路复用器的触发器的制造方法
【专利摘要】示例性实施例会公开一种插入零延迟的旁路多路复用器的触发器电路，其包括：主电路，其被配置为接收数据输入、输入时钟信号以及旁路信号，并且向第一节点输出中间信号；以及从电路，其被配置为接收在第一节点处的中间信号、输入时钟信号以及旁路信号，并且输出一输出时钟信号。旁路信号控制从电路基于旁路信号的逻辑电平输出经缓冲的输入时钟信号和拉伸时钟信号之一作为该输出时钟信号。
【专利说明】具有零延迟的旁路多路复用器的触发器
[0001]相关申请的交叉引用
[0002]本申请要求于2013年8月5日提交的第61/862，249号美国临时申请的优先权，通过引用将其全部公开内容结合于此。
【技术领域】
[0003]与示例性实施例一致的装置涉及具有零延迟的旁路多路复用器的触发器，并且更具体地，涉及具有零延迟的旁路多路复用器的触发器，其可以实现不引起额外延迟的测试设计(DFT)覆盖。
【背景技术】
[0004]在相关技术中，主-从触发器配置一般被用来操纵被提供到至少一个存储器电路中的时钟输入。例如，被操作的时钟输入可以是分频时钟或拉伸(stretched)时钟。
[0005]然而，在相关技术中，如果时钟输入被主-从触发器操纵，则可能丢失用于存储器电路的DFT覆盖。因此，布置在相关技术的主-从触发器配置的下游的存储器电路要求用于DFT测试的常规时钟输入。
[0006]为了解决要求用于存储器电路的DFT的常规时钟输入的问题，相关技术添加下游多路复用器以允许常规时钟被用于存储器电路的DFT测试。然而，添加下游多路复用器增加了时间延迟。时间延迟可能引起保持时间违反。在这种情形下，保持时间违反在存储器电路在违反存储器电路的定时约束的时刻接收常规时钟输入时发生。再者，保持时间违反可以要求额外的保持缓冲器来解决时间延迟，以使得在存储器电路的定时约束内输入常规时钟。因此，当如在相关技术中那样添加下游多路复用器时，功耗、定时延迟和电路大小可能增加。额外的功耗、定时延迟和电路大小作为下游多路复用器和额外的保持缓冲器的结果发生。因此，需要改进的用于DFT的配置，其不要求增加的功耗、定时延迟和电路大小。
【发明内容】
[0007]示例性实施例提供了一种具有零延迟的多路复用器的触发器，以使得在不引起额外延迟的情况下实现测试设计覆盖。
[0008]根据示例性实施例的方面，提供一种插入零延迟的旁路多路复用器的触发器电路，所述触发器电路包括:主电路，其可以被配置为接收数据输入、输入时钟信号以及旁路信号，并且向第一节点输出中间信号；以及从电路，其可以被配置为接收在第一节点处的中间信号、输入时钟信号以及旁路信号，并且输出一输出时钟信号。旁路信号可以控制所述从电路基于所述旁路信号的逻辑电平输出经缓冲的输入时钟信号和拉伸时钟信号之一作为该输出时钟信号。
[0009]所述主电路可以包括:连接在第一电压源和第三PMOS晶体管之间、并被所述旁路信号控制的旁路PMOS晶体管；以及连接在第三节点和地之间、并被所述旁路信号控制的旁路NMOS晶体管。
[0010]所述主电路还可以包括:连接在第一电压源和第一节点之间、并被所述输入时钟信号控制的第一 PMOS晶体管；连接在第一电压源和第一节点之间、并被所述第二节点控制的第二 PMOS晶体管；连接在第一节点和第二 NMOS晶体管之间的第一 NMOS晶体管，其中，第一NMOS晶体管被所述数据输入控制；连接在第二NMOS晶体管和地之间、并被所述第二节点控制的第三NMOS晶体管；连接在第一 NMOS晶体管和第三NMOS晶体管之间、并被所述输入时钟信号控制的第二NMOS晶体管；连接在旁路PMOS晶体管和第二节点之间、并被所述输入时钟信号控制的第三PMOS晶体管；连接在第一电压源和第二节点之间、并被所述中间信号控制的第四PMOS晶体管；连接在第一节点和第九NMOS晶体管之间、并被所述第一节点的反转信号控制的第四NMOS晶体管；连接在第二节点和第三节点之间、并被所述中间信号控制的第五NMOS晶体管；连接在第三节点和第七NMOS晶体管之间、并被所述数据输入的反转信号控制的第六NMOS晶体管；连接在第六NMOS晶体管和地之间、并被输入时钟信号控制的第七NMOS晶体管；连接在第九NMOS晶体管和地之间、并被输入时钟信号控制的第八NMOS晶体管；以及连接在第八NMOS晶体管和第二节点之间、并被第二节点的反转信号控制的第九NMOS晶体管。
[0011 ] 所述从电路可以包括旁路或非门，该旁路或非门被配置为接收旁路信号以及第六节点的信号，并且输出第四节点的信号。
[0012]所述从电路还可以包括连接在第一电压源和第十NMOS晶体管之间、并被所述第一节点的中间信号控制的第五PMOS晶体管；连接在第五PMOS晶体管和第i^一 NMOS晶体管之间、并被所述输入时钟信号控制的第十NMOS晶体管；连接在第十NMOS晶体管和地之间、并被所述中间信号控制的第十一NMOS晶体管；连接在第一电压源和第七PMOS晶体管之间、并被第四节点的信号控制的第六PMOS晶体管；连接在第六PMOS晶体管和第十二NMOS晶体管之间、并被输入时钟信号控制的第七PMOS晶体管；以及连接在第七PMOS晶体管和第五节点之间、并被第四节点的信号控制的第十二 NMOS晶体管。
[0013]所述从电路还可以包括反相器，所述反相器将所述第六节点的信号反转以使得该反相器输出所述输出时钟信号。
[0014]所述触发器电路可以被用来利用所述输出时钟信号来测试至少一个外部电路。
[0015]所述至少一个外部电路可以是至少一个存储器电路。
[0016]响应于所述旁路信号为逻辑高，所述主电路可以被禁用，所述输入时钟信号可以被缓冲，并且可以从所述从电路输出经缓冲的时钟信号作为输出时钟信号。
[0017]响应于所述旁路信号为逻辑低，可以从所述从电路输出拉伸时钟信号作为输出时钟信号。拉伸时钟信号可以相比于输入时钟信号而被拉伸。
[0018]根据示例性实施例的另一方面，提供一种插入零延迟旁路多路复用器的方法，所述方法包括:在第一电路处接收数据输入、输入时钟信号以及旁路信号；在所述第一电路的第一节点处输出中间信号；在第二电路处接收在第一节点处的中间信号、输入时钟信号以及旁路信号；以及从所述第二电路输出一输出时钟信号。可以基于所述第一电路和所述第二电路的模式来输出经缓冲的输入时钟信号和拉伸时钟信号之一作为该输出时钟信号。
[0019]所述方法还可以包括:在旁路模式期间禁用所述第一电路；在旁路模式期间、在第二电路中缓冲所述输入时钟信号；在旁路模式期间、从第二电路输出经缓冲的输入时钟信号作为输出时钟信号。
[0020]所述旁路模式可以是所述旁路信号为逻辑高的模式。
[0021]所述方法还可以包括:在非旁路模式期间、从所述第二电路输出拉伸时钟信号作为输出时钟信号，并且所述拉伸时钟信号相比于输入时钟信号是被拉伸的。
[0022]所述非旁路模式可以是所述旁路信号为逻辑低的模式。
[0023]所述方法还可以包括:利用所述输出时钟信号来测试至少一个外部电路。
[0024]所述至少一个外部电路可以是至少一个存储器电路。
[0025]根据又一示例性实施例，提供一种触发器电路，所述触发器电路包括接收输入时钟信号的第一电路；以及接收输入时钟信号并输出一输出时钟信号的第二电路。
[0026]所述第一电路可以包括连接在电压源和第一 PMOS晶体管之间、并被旁路信号控制的旁路PMOS晶体管；以及连接在第一NMOS晶体管和地之间、并被所述旁路信号控制的旁路NMOS晶体管。
[0027]所述第二电路可以包括:旁路或非门，其被配置为接收旁路信号以及第一节点的信号，并且输出第二节点的信号；反相器，其将所述第一节点的信号反转以使得该反相器输出输出时钟信号。所述第二节点的信号是输入到第二电路的第二 PMOS晶体管和第二 NMOS晶体管的控制。
[0028]所述旁路信号可以控制所述第二电路基于所述旁路信号的逻辑电平输出经缓冲的输入时钟信号和拉伸时钟信号之一作为输出时钟信号。
[0029]响应于所述旁路信号为逻辑低，从所述第二电路输出拉伸时钟信号作为输出时钟信号。拉伸时钟信号相比于输入时钟信号是被拉伸的。
[0030]响应于所述旁路信号为逻辑高，所述第一电路被禁用，所述输入时钟信号被缓冲，可以从所述第二电路输出经缓冲的输入时钟信号作为输出时钟信号。拉伸时钟信号相比于输入时钟信号是被拉伸的。
【专利附图】
【附图说明】
[0031]从以下结合附图的详细描述，将更清楚地理解说明性的、非限制性的示例实施例，附图中:
[0032]图1是图示相关技术中测试设计配置的示图；
[0033]图2是图示根据示例性实施例的测试设计配置的示图；
[0034]图3是图示根据示例性实施例的图2的触发器电路的示图；
[0035]图4是图示根据示例性实施例的图3的触发器电路的高电平配置的示图；以及
[0036]图5是根据示例性实施例的测试设计配置的流程图；
【具体实施方式】
[0037]下文中将参考附图更充分地描述发明构思的各种示例性实施例。然而，发明构思可以以许多不同的形式具体实现，而不应当被解释为受限于这里所阐述的实施例。更确切地说，提供这些实施例以使得本公开将是彻底且完整的，并且将把发明构思的范围充分地传达给本领域技术人员。在附图中，为了清楚起见，层和区域的大小和相对大小可被夸大。贯穿全文中相似的标号指代相似的元件。
[0038]将会理解，虽然在这里可使用术语“第一”、“第二”、“第三”等等来描述各种元件，但这些元件不应受这些术语所限。这些术语用于将一个元件与另一元件区分开来。因此，以下论述的第一元件可被称为第二元件，而不脱离实施例的教导。这里使用的术语“和/或”包括相关列出项目中的一个或多个的任何和全部组合。
[0039]将会理解，当一个元件被称为“连接”、“附接”或“耦接”到另一元件时，它可以直接连接、附接或耦接到该另一元件、或者可以存在居间的元件。相反，当一个元件被称为“直接连接到”、“直接附接到”或“直接耦接到”另一元件时，不存在居间的元件。用于描述元件之间关系的其它词汇应当以类似的方式解释(例如，“在…之间”相对于“直接在…之间”、“相邻”相对于“直接相邻”等等)。
[0040]这里使用的术语只是为了描述特定示例性实施例，而不是意图限制实施例。这里使用的单数形式的“一”、“一个”意图也包括复数形式，除非上下文另有清楚指示。还将理解，术语“包括”，当在本说明书中使用时，指明了所记述的特征、整数、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。
[0041]除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与这些实施例所属的【技术领域】的普通技术人员通常理解的含义相同的含义。还将理解，术语，例如常用的辞典中定义的那些术语，应当被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不会被以理想化的或过度正式的意义来解释，除非这里明确地这样定义。
[0042]图1是图示相关技术中存储器的DFT的配置的示图。
[0043]图1的DFT配置包括触发器电路10、多路复用器20、多个保持缓冲器30以及作为DFT的对象的存储器40。
[0044]在图1的DFT配置中，触发器电路10由串行布置的三个主-从触发器构成。然而，该相关技术的触发器电路10被图示为仅具有三个主-从触发器以用于与稍后将描述的、根据发明构思的示例性实施例的DFT配置进行比较的目的。代替地，相关技术的触发器电路10可以包括多于或者少于三个主-从触发器。
[0045]图1的触发器电路10接收时钟信号CK作为到三个主-从触发器的组合的输入。输入到触发器电路10的时钟信号CK被直接输入到三个主-从触发器。多路复用器20被添加以选择时钟信号。具体地，多路复用器20接收触发器电路10的输出，它们是延迟的经操纵的时钟CKm和时钟输入CK。如图1中所示，延迟的经操纵的时钟CKm是被主-从触发器组合操纵的输入时钟信号CK。多路复用器20基于旁路使能信号BYP选择延迟的经操纵的时钟CKm和时钟输入CK之一，并输出所选的时钟信号CKout。
[0046]在图1的相关技术DFT配置中，虽然触发器电路10包括多个主-从触发器组合，但是触发器电路10可以仅包括一个主-从触发器组合。此外，图1的触发器电路10可以接收输入时钟信号CK以用于输入到所述一个主-从触发器组合。
[0047]在图1的相关技术DFT配置中，将多路复用器20添加到触发器电路10的下游可以引起额外的时间延迟。延迟可以引起保持时间违反(v1lat1n)。为了减轻图1中的保持时间违反，可以要求多个保持缓冲器30。因此，在图1的相关技术DFT配置中，功耗、定时延迟和电路大小可能增加。
[0048]图2是图示根据示例性实施例的DFT配置的示图。
[0049]图2的DFT配置的示例性实施例可以包括触发器电路100、多路复用器200以及存储器400。存储器400可以与图1中所示的相关技术DFT配置中的存储器40类似。此外，触发器电路100可以包括多个主-从触发器组合。
[0050]与图1中所示的相关技术DFT配置相反，图2的示例性实施例中的多路复用器200可以被包括在触发器电路100中。因此，示例性实施例的触发器电路100可以接收输入时钟信号CK和旁路使能信号BYP，并且基于旁路信号输出所选的时钟信号CKout。应该注意，现有相关技术的主-从触发器组合不允许多路复用器200被包括在触发器电路100中。
[0051]当多路复用器200如图2所示地在触发器电路100内实现时，不出现由于如图1的相关技术DFT配置中所示的多路复用器20所导致的额外的时间延迟。因此，在图2的DFT配置中，不增加功耗、定时延迟和电路大小。如图2中所示，因为没有额外的延迟，不再要求图1的相关技术DFT配置中所要求的多个保持缓冲器30。
[0052]图3是图示根据示例性实施例的图2的触发器电路的示图。具体地，图3详细图示了图2的触发器电路100的一个主-从触发器组合。
[0053]在图3中，图2的触发器电路100可以包括主电路50和从电路70。
[0054]主电路50可以包括多个晶体管。主电路50可以包括第一 PMOS晶体管51、第二PMOS晶体管52、第三PMOS晶体管53和第四PMOS晶体管54。此外，主电路50可以包括第一 NMOS晶体管61、第二 NMOS晶体管62、第三NMOS晶体管63、第四NMOS晶体管64、第五NMOS晶体管65、第六NMOS晶体管66、第七NMOS晶体管67、第八NMOS晶体管68以及第九NMOS晶体管69。
[0055]再者，主电路50可以包括旁路PMOS晶体管55、旁路NMOS晶体管56、第一反相器57、第二反相器58和第三反相器59。主电路50可以接收数据输入D、输入时钟信号CK以及旁路使能信号BYP，并且向第一节点NI输出中间信号INTM。
[0056]具体地，图3的第一 PMOS晶体管51可以连接在第一电压源Vs和第一节点NI之间。第二 PMOS晶体管52也可以连接在第一电压源Vs和第一节点NI之间。第三PMOS晶体管53可以连接在旁路PMOS晶体管55和第二节点N2之间。第四PMOS晶体管54可以连接在第一电压源Vs和第二节点N2之间。
[0057]旁路PMOS晶体管55可以连接在第一电压源Vs和第三PMOS晶体管53之间。旁路NMOS晶体管56可以连接在第三节点N3和地之间。
[0058]第一 NMOS晶体管61可以连接在第一节点和第二 NMOS晶体管62之间。第二 NMOS晶体管62可以连接在第一 NMOS晶体管61和第三NMOS晶体管63之间。第三NMOS晶体管63可以连接在第二 NMOS晶体管62和地之间。第四NMOS晶体管64可以连接在第一节点和第八NMOS晶体管68之间。第五NMOS晶体管65可以连接在第二节点N2和第三节点N3之间。第六NMOS晶体管66可以连接在第三节点N3和第七NMOS晶体管67之间。第七NMOS晶体管67可以连接在第六NMOS晶体管66和地之间。第八NMOS晶体管68可以连接在第九NMOS晶体管69和地之间。第九NMOS晶体管69可以连接在第二节点N2和第八NMOS晶体管68之间。
[0059]第一 PMOS晶体管51、第二 NMOS晶体管62、第三PMOS晶体管53、第七NMOS晶体管67和第八NMOS晶体管68全部都被输入时钟信号CK控制。换句话说，输入时钟信号CK被输入到这些晶体管的栅极。
[0060]第二 PMOS晶体管52和第三NMOS晶体管63被第二节点N2控制。换句话说，第二节点N2被输入到这些晶体管的栅极。此外，第九NMOS晶体管69通过第二反相器58被第二节点N2的反转控制。
[0061]第一 NMOS晶体管61被数据输入D控制。换句话说，数据输入D被输入到第一 NMOS晶体管61的栅极。此外，第六NMOS晶体管66通过第三反相器59被数据输入D的反转控制。
[0062]第四PMOS晶体管54和第五NMOS晶体管65被中间信号INTM控制。换句话说，中间信号INTM被输入到这些晶体管的栅极。此外，第四NMOS晶体管64通过第一反相器57被中间信号INTM的反转控制。
[0063]旁路PMOS晶体管55和旁路NMOS晶体管56被旁路使能信号BYP控制。
[0064]虽然如上面参照图3描述了根据实施例的触发器电路100的主电路50，但是触发器电路100不限于上面的描述。换句话说，本领域普通技术人员可以在不同电路配置中使用旁路晶体管来实现相同功能。此外，可以使用不同数量的晶体管，并且可以不同地更改电路配置以实现相同的功能。
[0065]在图3中，触发器电路100的从电路70可以包括第五PMOS晶体管71、第六PMOS晶体管72、第七PMOS晶体管73、第十NMOS晶体管80、第i^一 NMOS晶体管81和第十二 NMOS晶体管82。
[0066]再者，从电路70可以包括第四反相器83以及旁路或非(NOR)门84。从电路70可以接收中间信号INTM、输入时钟信号CK和旁路使能信号BYP，并且输出输出时钟信号CKout。
[0067]第五PMOS晶体管71可以连接在第一电压源Vs和第十NMOS晶体管80之间。第六PMOS晶体管72可以连接在第一电压源Vs和第七PMOS晶体管73之间。第七PMOS晶体管73可以连接在第六PMOS晶体管72和第十二 NMOS晶体管82之间。
[0068]第十NMOS晶体管80可以连接在第五PMOS晶体管71和第i^一 NMOS晶体管81之间。第i^一 NMOS晶体管81可以连接在第十NMOS晶体管80和地之间。第十二 NMOS晶体管82可以连接在第七PMOS晶体管73和第五节点N5之间。
[0069]旁路或非门84可以被配置为接收第六节点N6的信号和旁路使能信号BYP，并且向第四节点N4输出信号。反相器83可以接收第六节点N6的信号，将第六节点N6的信号反转，并且将经反转的第六节点N6的信号输出为输出时钟信号CKout。
[0070]第七PMOS晶体管73和第十NMOS晶体管80被输入时钟信号CK控制。换句话说，输入时钟信号CK被输入到这些晶体管的栅极。
[0071]第五PMOS晶体管71和第i^一 NMOS晶体管81被中间信号INTM控制。换句话说，中间信号INTM被输入到这些晶体管的栅极。
[0072]第六PMOS晶体管72和第十二 NMOS晶体管82被第四节点N4的信号控制。换句话说，第四节点N4的信号被输入到这些晶体管的栅极。
[0073]虽然如上面参照图3描述了根据实施例的触发器电路100的从电路70，但是从电路70不限于上面的描述。换句话说，本领域普通技术人员可以在不同电路配置中使用旁路晶体管来实现相同功能。此外，可以使用不同数量的晶体管，并且可以不同地更改电路配置以实现相同的功能。
[0074]如图3中所示,旁路PMOS晶体管55、旁路NMOS晶体管56和旁路或非门84被包括在触发器电路100中。当在触发器电路100中添加这些元件时，可能会存在最小的定时退化(degradat1n)。图3的元件仅要求不是定时关键的额外的预充电定时。虽然在图3中未明白示出，但是预充电电路可以将节点N1-N2中的至少一个预充电到电压源V。预充电电路可以被包括在触发器电路100中，或者可以从触发器电路100外部的电路预充电。因此，预充电定时不影响作为DFT的对象的存储器电路的定时关键要求。
[0075]相反，当多路复用器被放置在触发器电路10的下游时(如图1中的相关技术DFT配置中所示)，整个DFT配置的复杂性增加。该复杂性增加了电路大小和功耗。此外，将多路复用器放置在触发器电路10的下游增加了等待时间。因此，在相关技术DFT配置中，当将多路复用器放置在触发器电路10的下游时，可能需要保持缓冲器30以使得常规时钟输入匹配作为DFT的对象的存储器电路的定时关键要求。
[0076]因此，在示例性实施例中，相比于相关技术减少了功耗和定时延迟。此外，在示例性实施例中，相比于相关技术没有增加电路大小。在示例性实施例中可以减少功耗，因为旁路PMOS晶体管55、旁路NMOS晶体管56和旁路或非门84使用与触发器电路100相同的功率。换句话说，对于这些元件可以不需要额外的功率。
[0077]相反，在相关技术中，多路复用器被放置在触发器电路10的下游。因此，在相关技术中，被放置在触发器电路10的下游的多路复用器可能要求额外的功率。
[0078]图4是图示根据示例性实施例的图3的触发器电路100的高电平配置的示图。
[0079]在图4中，输入时钟信号CK和旁路使能信号BYP可以被输入到触发器电路100。如高电平配置中所示，触发器电路100基于输入时钟信号CK、数据信号D和旁路使能信号BYP输出输出时钟信号CKout。
[0080]现在将参照图2-4描述DFT配置的操作。
[0081]在图2-4中，当旁路使能信号BYP是I时，第二节点N2被保持为低，强迫中间信号INTM保持为高，从而允许输入时钟信号CK传递到输出时钟信号CKout。因此，在旁路模式中(即，旁路使能信号BYP为逻辑高，或I)，时钟输入传递输出，从而允许输入时钟信号CK在DFT配置中使用。在示例性实施例中，输入时钟信号CK被传递到输出时钟信号CKout以测试硬件电路，比如存储器电路。
[0082]在图2-4中，当旁路使能信号BYP是O时(S卩，不是在旁路模式中)，输入时钟信号CK在传递到输出时钟信号CKout之前被操纵。在示例性实施例中，在传递到输出之前被操纵的输入时钟信号CK是拉伸时钟CKm。拉伸时钟CKm相比于输入时钟信号CK被拉伸。
[0083]虽然根据上面的实施例利用D型触发器实现图2-4中所示的触发器电路100，但是发明构思不限于此。例如，触发器电路100可以利用SR型触发器、T型触发器、JK型触发器或者任何这些触发器的组合来构成。
[0084]图5是根据示例性实施例的用于DFT配置的流程图。在步骤101中，第一电路接收在第一电路处的数据输入、输入时钟信号以及旁路信号。在步骤102中，中间信号被输出到第一电路的第一节点。在步骤103中，在第二电路处接收到中间信号、输入时钟信号以及旁路信号。此外，中间信号是在第一节点处接收到的。最后，在步骤104中，输出时钟信号从第二电路输出。在图5的示例性实施例中，第一电路和第二电路可以分别对应于主电路50和从电路70。
[0085]在图5中的流程图中，旁路模式可以控制第一电路和第二电路的功能。当旁路模式被激活时，第一电路可以被禁用，第二电路中的输入时钟信号可以被缓冲，并且可以从第二电路输出经缓冲的输入时钟信号作为输出时钟信号。旁路模式可以是旁路信号为逻辑高的模式。然而，发明构思不限于此，并且旁路模式可以在旁路信号为逻辑低时被激活。
[0086]在图5中的流程图中，非旁路模式可以控制第一电路和第二电路的功能。当发生非旁路模式时，从所述第二电路输出拉伸时钟信号作为输出时钟信号。拉伸时钟信号相比于所述输入时钟信号是被拉伸的。非旁路模式可以是旁路信号为逻辑低的模式。然而，发明构思不限于此，并且非旁路模式可以在旁路信号为逻辑高时被激活。
[0087]关于这里公开的各方面描述的方法或算法的步骤可以直接在硬件中、在由处理器运行的软件模块中或者在硬件和软件的组合中具体实现。软件模块可以驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM或者本领域已知的任意其它形式的存储介质中。示例性存储介质(例如，存储器40)可以被耦接到处理器，从而所述处理器可以从所述存储介质读取信息以及将信息写入所述存储介质。在可替换方式中，存储介质可以是所述处理器的不可缺少的部分。此外，在一些方面中，所述处理器和所述存储介质可以驻留在专用集成电路(ASIC)中。额外地，所述ASIC可以驻留在用户终端中。可替换地，所述处理器和所述存储介质可以作为分立组件驻留在用户终端中。
[0088]上述用作对示例实施例的说明，而非被解释为其限制。虽然已经描述了一些示例实施例，本领域技术人员将容易理解，在不实质脱离实施例的新颖性教导和优点的情况下，许多更改在示例性实施例中是可能的。因此，所有这样的更改意图被包括在权利要求中所定义的实施例的范围内。因此，要理解，上述用作对各种示例实施例的说明，而不被解释为限制为特定的公开的示例实施例，并且对于公开的示例实施例的更改以及其它示例实施例意图被包括在权利要求的范围内。
【权利要求】
1.一种插入零延迟的旁路多路复用器的触发器电路，包括: 主电路，其被配置为接收数据输入、输入时钟信号以及旁路信号，并且向第一节点输出中间信号；以及 从电路，其被配置为接收在第一节点处的中间信号、输入时钟信号以及旁路信号，并且输出一输出时钟信号， 其中，所述旁路信号控制所述从电路基于所述旁路信号的逻辑电平输出经缓冲的输入时钟信号和拉伸时钟信号之一作为该输出时钟信号。
2.如权利要求1所述的触发器电路，其中，所述主电路包括: 连接在第一电压源和第三PMOS晶体管之间、并被所述旁路信号控制的旁路PMOS晶体管；以及 连接在第三节点和地之间、并被所述旁路信号控制的旁路NMOS晶体管。
3.如权利要求2所述的触发器电路，其中，所述主电路还包括: 连接在第一电压源和第一节点之间、并被所述输入时钟信号控制的第一 PMOS晶体管； 连接在第一电压源和第一节点之间、并被所述第二节点控制的第二 PMOS晶体管； 连接在第一节点和第二 NMOS晶体管之间的第一 NMOS晶体管，其中，第一 NMOS晶体管被所述数据输入控制； 连接在第二 NMOS晶体管和地之间、并被所述第二节点控制的第三NMOS晶体管； 连接在第一 NMOS晶体管和第三NMOS晶体管之间、并被所述输入时钟信号控制的第二NMOS晶体管； 连接在旁路PMOS晶体管和第二节点之间、并被所述输入时钟信号控制的第三PMOS晶体管； 连接在第一电压源和第二节点之间、并被所述中间信号控制的第四PMOS晶体管； 连接在第一节点和第九NMOS晶体管之间、并被所述第一节点的反转信号控制的第四NMOS晶体管； 连接在第二节点和第三节点之间、并被所述中间信号控制的第五NMOS晶体管； 连接在第三节点和第七NMOS晶体管之间、并被所述数据输入的反转信号控制的第六NMOS晶体管； 连接在第六NMOS晶体管和地之间、并被输入时钟信号控制的第七NMOS晶体管； 连接在第九NMOS晶体管和地之间、并被输入时钟信号控制的第八NMOS晶体管；以及 连接在第八NMOS晶体管和第二节点之间、并被第二节点的反转信号控制的第九NMOS晶体管。
4.如权利要求1所述的触发器电路，其中，所述从电路包括: 旁路或非门，其被配置为接收所述旁路信号以及第六节点的信号，并且输出第四节点的信号。
5.如权利要求4所述的触发器电路，其中，所述从电路还包括: 连接在第一电压源和第十NMOS晶体管之间、并被所述第一节点的中间信号控制的第五PMOS晶体管； 连接在第五PMOS晶体管和第十一 NMOS晶体管之间、并被所述输入时钟信号控制的第十NMOS晶体管； 连接在第十NMOS晶体管和地之间、并被所述中间信号控制的第十一 NMOS晶体管；连接在第一电压源和第七PMOS晶体管之间、并被第四节点的信号控制的第六PMOS晶体管； 连接在第六PMOS晶体管和第十二 NMOS晶体管之间、并被输入时钟信号控制的第七PMOS晶体管；以及 连接在第七PMOS晶体管和第五节点之间、并被第四节点的信号控制的第十二 NMOS晶体管。
6.如权利要求5所述的触发器电路，其中，所述从电路还包括: 反相器，其将所述第六节点的信号反转以使得该反相器输出所述输出时钟信号。
7.如权利要求1所述的触发器电路，其中，所述触发器电路被用来利用所述输出时钟信号来测试至少一个外部电路。
8.如权利要求7所述的触发器电路，其中，所述至少一个外部电路是至少一个存储器电路。
9.如权利要求1所述的触发器电路，其中，响应于所述旁路信号为逻辑高，所述主电路被禁用，所述输入时钟信号被缓冲，并且从所述从电路输出经缓冲的输入时钟信号作为输出时钟信号。
10.如权利要求1所述的触发器电路， 其中，响应于所述旁路信号为逻辑低，从所述从电路输出拉伸时钟信号作为输出时钟信号，并且 其中，所述拉伸时钟信号相比于所述输入时钟信号是被拉伸的。
11.一种插入零延迟旁路多路复用器的方法，所述方法包括: 在第一电路处接收数据输入、输入时钟信号以及旁路信号； 向所述第一电路的第一节点输出中间信号； 在第二电路处接收在第一节点处的中间信号、输入时钟信号以及旁路信号；以及 从所述第二电路输出一输出时钟信号， 其中基于所述第一电路和所述第二电路的模式来输出经缓冲的输入时钟信号和拉伸时钟信号之一作为该输出时钟信号。
12.如权利要求11所述的方法，还包括: 在旁路模式期间禁用所述第一电路； 在旁路模式期间、在第二电路中缓冲所述输入时钟信号；以及 在旁路模式期间、从第二电路输出经缓冲的输入时钟信号作为输出时钟信号。
13.如权利要求12所述的方法，其中，所述旁路模式是所述旁路信号为逻辑高的模式。
14.如权利要求11所述的方法，还包括: 在非旁路模式期间、从所述第二电路输出拉伸时钟信号作为输出时钟信号， 其中，所述拉伸时钟信号相比于所述输入时钟信号是被拉伸的。
15.如权利要求14所述的方法，其中，所述非旁路模式是所述旁路信号为逻辑低的模式。
16.如权利要求11所述的方法，还包括: 利用所述输出时钟信号来测试至少一个外部电路。
17.如权利要求16所述的方法，其中，所述至少一个外部电路是至少一个存储器电路。
18.—种触发器电路,包括: 接收输入时钟信号的第一电路；以及 接收所述输入时钟信号并输出一输出时钟信号的第二电路， 其中，所述第一电路包括: 连接在电压源和第一 PMOS晶体管之间、并被旁路信号控制的旁路PMOS晶体管；以及 连接在第一 NMOS晶体管和地之间、并被所述旁路信号控制的旁路NMOS晶体管， 其中，所述第二电路包括: 旁路或非门，其被配置为接收所述旁路信号以及第一节点的信号，并且输出第二节点的信号；和 反相器，其将所述第一节点的信号反转以使得该反相器输出输出时钟信号， 其中，所述第二节点的信号是输入到第二电路的第二 PMOS晶体管和第二 NMOS晶体管的控制， 其中，所述旁路信号控制所述第二电路基于所述旁路信号的逻辑电平输出经缓冲的输入时钟信号和拉伸时钟信号之一作为输出时钟信号。
19.如权利要求18所述的触发器电路，其中，响应于所述旁路信号为逻辑高，所述第一电路被禁用，所述输入时钟信号被缓冲，并且从所述第二电路输出经缓冲的输入时钟信号作为输出时钟信号。
20.如权利要求18所述的触发器电路， 其中，响应于所述旁路信号为逻辑低，从所述第二电路输出拉伸时钟信号作为输出时钟信号，并且 其中，所述拉伸时钟信号相比于输入时钟信号是被拉伸的。
【文档编号】H03K5/13GK104348449SQ201410363202
【公开日】2015年2月11日 申请日期:2014年7月28日 优先权日:2013年8月5日
【发明者】C.韦尔斯, M.伯津斯, 金珉修 申请人:三星电子株式会社