半导体装置的制作方法

相关申请的交叉引用

本申请要求于2011年1月11日提交到韩国知识产权局的第10-2011-0002882号韩国专利申请的优先权，该申请的全部内容通过引用并入本文。

技术领域

本发明涉及半导体装置，且更具体地涉及包括上电复位电路的半导体装置。

背景技术：

为能够可靠地操作多功能装置的电路，诸如大规模集成(LSI)装置和功率半导体装置，需要设定电路的初始条件。上电复位(POR)电路可能用于设定多功能装置的电路的初始条件。

更具体地，在随着供给芯片的功率上升而内部电压增加期间，POR电路检测电源的具体电势且产生脉冲信号(后文中，称为“POR”信号)。POR电路可以被应用于需要被初始化的电路块，诸如锁存器、触发器和寄存器，使得存储在电路块中的数据能够被复位。无论外部噪声引起的电势的波动如何，理想的POR信号在功率斜坡式上升的稳定模式工作期间应是稳定的。

技术实现要素：

本发明提供一种包括上电复位(POR)电路的半导体装置，该半导体装置即使在稳定模式工作期间由噪声引起电源电势差波动，也可以稳定地工作。

根据本发明的一方面，提供一种半导体装置，包括：驱动电压发生器，所述驱动电压发生器被配置成产生第一电压，所述第一电压以第一斜率上升且随后以大于所述第一斜率的第二斜率上升；和第一上电复位(POR)信号发生器，所述第一POR信号发生器被配置成接收所述第一电压，且产生具有第一上升时间的第一POR信号。

所述装置还可以包括：存储单元，所述存储单元被配置成存储数据，且通过接收所述第一POR信号将存储的数据初始化。

第一POR信号发生器可以包括非对称反相器，所述非对称反相器被配置成接收所述第一电压，将所述第一电压反相，且产生输出信号，所述输出信号随着所述第一电压的上升而急剧地降低。

所述驱动电压发生器可以包括β乘法器。

所述驱动电压发生器还可以配置成接收以第三斜率上升的供电电压，且产生所述第一电压。所述第一电压上升的第一斜率可以小于所述第三斜率，且所述第一电压上升的第二斜率可以大于所述第三斜率。

所述装置还可以包括：分压器，所述分压器连接在第一供电电源和第二供电电源之间，且配置成自所述分压器的输出端提供第二电压；电容单元，所述电容单元连接在所述分压器的输出端和所述第二供电电源之间；和第二POR信号发生器，所述第二POR信号发生器连接到所述分压器的输出端，且配置成接收所述第二电压并产生具有第二上升时间的第二POR信号。所述第一上升时间可以长于所述第二上升时间。

所述装置还可以包括存储单元，所述存储单元配置成存储数据，且通过接收所述第一POR信号或所述第二POR信号将存储的数据初始化。

所述装置还可以包括：分压器，所述分压器连接在第一供电电源和第二供电电源之间，且配置成自所述分压器的输出端提供第二电压；基准电压发生器，所述基准电压发生器配置成产生基准电压；和比较器，所述比较器配置成将所述分压器的输出端的所述第二电压与所述基准电压比较，且产生具有第三上升时间的第三POR信号。所述第一上升时间可以小于所述第三上升时间。

所述装置还可以包括存储单元，所述存储单元配置成存储数据，且通过接收所述第一POR信号或所述第三POR信号初始化存储的数据。

所述装置还可以包括：第二POR信号发生器，所述第二POR信号发生器被配置成产生具有第二上升时间的第二POR信号；和欠压锁定(UVLO)模块，所述欠压锁定(UVLO)模块配置成产生具有第三上升时间的第三POR信号。

所述第一上升时间可以大于所述第二上升时间，且小于所述第三上升时间。

所述装置还可以包括存储单元，所述存储单元配置成存储数据，且通过接收第一到第三POR信号中的至少一个将存储的数据初始化。

所述装置还可以包括分压器，所述分压器连接在第一供电电源和第二供电电源之间。所述第二POR信号发生器和所述UVLO模块可以接收来自分压器的电压，且分别产生所述第二POR信号和所述第三POR信号。

所述UVLO模块可以包括：分压器，所述分压器连接在第一供电电源和第二供电电源之间，且配置成自所述分压器的输出端提供第二电压；基准电压发生器，所述基准电压发生器配置成产生基准电压；和比较器，所述比较器配置成将所述分压器的输出端的所述第二电压与所述基准电压比较，且产生具有第三上升时间的第三POR信号。

所述装置还可以包括电容单元，所述电容单元连接在所述分压器的输出端和所述第二供电电源之间；且所述第二POR信号发生器可以连接到所述分压器的输出端，且配置成接收所述第二电压并产生具有第二上升时间的第二POR信号。

所述第一上升时间可以长于所述第二上升时间，且短于所述第三上升时间。

所述装置还可以包括：分压器，所述分压器连接在第一供电电源和第二供电电源之间，且配置成自所述分压器的输出端提供第二电压；电容单元，所述电容单元连接在所述分压器的输出端和所述第二供电电源之间；第二POR信号发生器，所述第二POR信号发生器连接到所述分压器的输出端，且配置成接收所述第二电压并产生具有第二上升时间的第二POR信号；基准电压发生器，所述基准电压发生器配置成产生基准电压；和比较器，所述比较器配置成将所述分压器的输出端的第二电压与所述基准电压比较，且产生具有第三上升时间的第三POR信号。

所述第一上升时间可以长于所述第二上升时间，且短于所述第三上升时间。

根据本发明的另一方面，提供一种半导体装置，包括：驱动电压发生器，所述驱动电压发生器配置成产生第一电压，所述第一电压以第一斜率上升且随后以大于所述第一斜率的第二斜率上升；第一上电复位(POR)信号发生器，所述第一POR信号发生器配置成接收所述第一电压，且产生具有第一上升时间的第一POR信号；分压器，所述分压器连接在第一供电电源和第二供电电源之间，且配置成自所述分压器的输出端提供第二电压；电容单元，所述电容单元连接在所述分压器的输出端和所述第二供电电源之间；第二POR信号发生器，所述第二POR信号发生器连接到所述分压器的输出端，且配置成接收所述第二电压并产生具有第二上升时间的第二POR信号；基准电压发生器，所述基准电压发生器配置成产生基准电压；比较器，所述比较器配置成将所述分压器的输出端的第二电压与所述基准电压比较，且产生具有第三上升时间的第三POR信号；和存储单元，所述存储单元配置成存储数据，接收第一到第三POR信号中的至少一个，且将存储的数据初始化。所述第一上升时间长于所述第二上升时间，且短于所述第三上升时间。

根据本发明的另一方面，提供一种半导体装置，包括：分压器，所述分压器连接在第一供电电源和第二供电电源之间，且配置成通过所述分压器的输出端提供第一电压；电容单元，所述电容单元连接在所述分压器的输出端和所述第二供电电源之间；上电复位(POR)信号发生器，所述POR信号发生器连接到所述分压器的输出端，且配置成接收所述第一电压并产生具有第一上升时间的第一POR信号；基准电压发生器，所述基准电压发生器配置成产生基准电压；和比较器，所述比较器配置成将所述分压器的输出端的第一电压与所述基准电压比较，且产生具有第二上升时间的第二POR信号。所述第一上升时间短于所述第二上升时间。

附图说明

自如下结合附图的详细描述中，将更清楚地理解本发明的示例实施方式，其中：

图1是根据本发明的示例实施方式的包括上电复位(POR)电路的半导体装置的电路图；

图2示出在图1的半导体装置的存储单元中存储的数据的初始化；

图3是根据本发明的另一示例实施方式的半导体装置的电路图；

图4是示出随着图3的半导体装置的供电电压上升，各节点的输出电压的波动的曲线图；

图5是根据本发明的另一示例实施方式的半导体装置的电路图；

图6是示出随着图4的半导体装置的供电电压上升，各节点的输出电压波动的曲线图；

图7是根据本发明的另一示例实施方式的半导体装置的电路图；

图8是根据本发明的另一示例实施方式的半导体装置的电路图；

图9是根据本发明的另一示例实施方式的半导体装置的电路图；

图10到图12是当具有宽范围的上升时间的供电电压被施加到图9的半导体装置时产生的第一到第三POR信号的曲线图；

图13是图9的半导体装置的比较器的电路图；

图14是示出随着图9的半导体装置的第一供电电源上升，比较器的各节点的输出电压的波动的曲线图；

图15是β乘法器的电路图，该β乘法器是包括在图9的半导体装置的驱动电压发生器中的电流源的示例；

图16是示出随着图15的β乘法器的第一供电电源的上升，各节点的输出电压的波动的曲线图；

图17示出第二电路发生器的反相器电路结构；

图18是反相器电路结构的小信号等效电路的电路图；以及

图19和图20是示出根据本发明的示例实施方式的半导体装置的测量结果的曲线图。

具体实施方式

后文将参照示出本发明的示例实施方式的附图更全面地描述本发明。然而，本发明可以表现为不同形式，且不应被解释为限制于这里所列的实施方式。相反，提供的这些实施方式使得此公开彻底和完整且全面地将本发明的范围传达给本领域技术人员。

这里使用的术语仅用于描述具体实施方式，且并不用来限制本发明。如这里所使用的，单数形式“一”、“一个”和“该”也包括复数形式，除非上下文清楚地另有说明。还将理解，术语“包括”和/或“包含”当在此说明书中使用时，指定存在所述的特征、整数、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组合。如这里所使用的，术语“和/或”包括所列出的相关项的一个或多个的任意组合或所有组合。

将理解，尽管本文可以使用术语第一、第二等以描述不同的元件、组件、区域、层和/或部分，这些元件、组件、区域、层和/或部分不应由这些术语限定。这些术语仅用来将一个元件、组件、区域、层或部分与另一个区域、层或部分区分开。因此，下文讨论的第一元件、组件、区域、层或部分能够被称为第二元件、组件、区域、层或部分，而不脱离本发明构思的教导。后文将参照附图更全面地描述本发明的构思，附图中示出本发明的示例实施方式。

这里将参照截面图描述本发明的实施方式，截面图是本发明的理想化的实施方式的示例图。因此，可以预期由于例如制造技术和/或误差的不同导致的示图的形状的变型。因此，本发明的实施方式不应被解释为限制于本文示出的区域的具体形状，而应包括例如由制造导致的形状的偏差。

图1是根据本发明的示例实施方式的包括上电复位(POR)电路的半导体装置50的电路图。

参照图1，半导体装置50可以包括POR信号发生器10、欠压锁定(UVLO)模块20和存储单元30，该半导体装置50可以用于半桥高压栅极驱动器。

存储单元30可以限定为配置成存储数据的功能块。例如，存储单元30可以包括锁存器、触发器和寄存器。尽管图1示出RRS锁存器作为存储单元30，但本发明不限于此。

作为存储单元30的示例的RRS锁存器，可以是具有两个复位端(即第一复位端Ra和第二复位端Rb)和单个的置位端S的锁存电路。因此，RRS锁存器除包括基本置位端S和第一复位端Ra外，还可以包括第二复位端Rb。例如，当高电平状态电压(high-state voltage)被施加到RRS锁存器的置位端S时，RRS锁存器可以被配置成将高电平状态电压存储为数据。尽管存储在RRS锁存器中的数据随着时间而持续地保持，但当高电平状态电压施加到RRS锁存器的第一复位端Ra或第二复位端Rb时，RRS锁存器可以被配置成将存储在其内的数据初始化。

在此情况下，存储单元30可以被配置成接收第一或第二POR信号，且初始化存储的数据。为此，存储单元30的第二复位端Rb可以连接到POR信号发生器10的输出端以及UVLO模块20。具体地，POR信号发生器10的输出端和UVLO模块20可以通过或门25连接到存储单元30的第二复位端Rb，使得即使POR信号发生器10的第一POR信号以及UVLO模块20的第二POR信号中仅一个被施加到存储单元30，存数单元30中存储的数据也能够被复位。

图2示出图1的半导体装置50的存储单元30内存储的数据的初始化。后文中，将省略存储单元30的重复描述。

参照图1和图2，作为存储单元30的示例的RRS锁存器可以连接在第一供电电源VB和第二供电电源VS之间。第一POR信号和第二POR信号之一可以经过或门(参考图1的25)且被施加到RRS锁存器的第二复位端Rb。响应于施加的信号，连接到第二复位端Rb的NMOS器件31可以被使能，且因此，可以在输出端Q和第二供电电源VS之间形成电流通路。因此，在RRS锁存器的输出端Q存储为高电平电压类型的数据可以被该电流通路初始化。

如上所述，当分别由POR发生器10和UVLO模块20产生的第一POR信号和第二POR信号被施加到诸如RRS锁存器的存储单元30时，在存储单元30中存储的数据可以被初始化。同时，当半导体装置50的驱动电源导通(即，当第一供电电源VB的电势自0逐渐增加时)时，数据需要被初始化。因此，POR信号应该在预定量时间内产生，例如，随着第一供电电源VB的上升产生。

图3是根据本发明的另一示例实施方式的半导体装置100a的电路图，且图4是示出随着图3的半导体装置100a的供电电压的上升，各节点的输出电压的波动的曲线图。

参照图3，半导体装置100a可以包括驱动电压发生器110和第一POR信号发生器120。

驱动电压发生器110可以被配置成产生第一电压V1，该第一电压可以以第一斜率上升，且随后以大于第一斜率的第二斜率上升。为产生第一电压V1，驱动电压发生器110可以包括β乘法器。下面将参照图15和图16，更详细地描述β乘法器的结构和操作。

具体地，驱动电压发生器110可以接收供电电压VBS，且产生第一电压V1，供电电压VBS对应于第一供电电源VB和第二供电电源VS之间的电势差且可以以第三斜率上升。在此情况下，由驱动电压发生器110产生的第一电压V1的斜率可以小于第三斜率，，且第一电压V1的第二斜率可以大于第三斜率。

第一POR信号发生器120可以被配置成接收第一电压V1，且产生第一POR信号POR1，该第一POR信号POR1具有第一上升时间。为此，第一POR信号发生器120可以包括反相器，该反相器配置成将第一电压V1反相，且产生输出信号。具体地，反相器可以是非对称反相器。在此情况下，非对称反相器可以被配置成产生输出信号，该输出信号可以随着第一电压V1的上升而急剧下降。

更具体地，非对称反相器可以包括NMOS器件121和PMOS器件122。具体地，PMOS器件122的沟道宽度与沟道长度的比率可以远大于NMOS器件121的沟道宽度与沟道长度的比率。

例如，如图3所示，当PMOS器件122的沟道长度以及沟道宽度分别是约20μm以及4μm时，PMOS器件122的沟道宽度与沟道长度的比率可以是0.2。同时，当NMOS器件121的沟道长度以及沟道宽度分别是约4μm以及50μm时，NMOS器件121的沟道宽度与沟道长度的比率可以是12.5。

在此情况下，PMOS器件122的沟道宽度与沟道长度的比率可以具有约0.2的小值。因此，参照图4，当施加到PMOS器件122的栅极端的第一电压V1增加时，PMOS器件122可以导通，使得PMOS器件122的输出端的电压可以缓慢增加。相反，NMOS器件121的沟道宽度与沟道长度的比率可以具有约12.5的高值。因此，参照图4，随着施加到NMOS器件121的栅极端的第一电压V1增加，当NMOS器件121导通时NMOS器件121的输出端的电压可以急剧降低。

结果，随着第一供电电源VB和第二供电电源VS之间的供电电压VBS增加，驱动电压发生器110可以产生第一电压V1，该第一电压V1可以以第一斜率上升，且随后以大于第一斜率的第二斜率上升。随后，第一电压可以被施加到非对称反相器的输入端，且自非对称反相器的输出端可以产生具有第一上升时间的第一POR信号POR1。更具体地，当第一电压V1以第一斜率上升时第一POR信号POR1可以上升，且当第一电压V1以第二斜率上升时，第一POR信号POR1可以截止。

尽管图3中未示出，但如图1所示，半导体装置100a还可以包括配置成存储数据的存储单元30。施加到存储单元30的第一POR信号POR1可以初始化存储单元30中存储的数据。

图5是根据本发明的另一示例实施方式的半导体装置100a的电路图，且图6是示出随着图4的半导体装置100b的供电电压的上升，各节点的输出电压的波动的曲线图。根据本示例实施方式的半导体装置100b可以是图3和图4的半导体装置100a的变型示例。后文中，将省略重复的描述。

参照图5，半导体装置100b可以包括分压器130、电容单元140和第二POR信号发生器150。

分压器130可以连接在第一供电电源VB和第二供电电源VS之间，且具有输出第二电压V2的输出端。例如，分压器130可以包括多个电阻器，且分压器130的输出端的第二电压V2可以根据分压器130的电阻器的阻值而变化。

电容单元140(诸如电容单元)可以连接在分压器130的输出端和第二供电电源VS之间。由于电容单元140，分压器130的输出端的第二电压V2的时间常量可以以等式1定义：

$\mathrm{\τ}=\left(\frac{R_1+R_2}{R_1{R}_{2}C}\right)---\left(1\right).$

第二POR信号发生器150可以被配置成接收第二电压V2，且产生第二POR信号POR2，第二POR信号POR2具有第二上升时间。为此，第二POR信号发生器150可以包括反相器，该反相器可以被配置成将第二电压V2反相，且产生输出信号。具体地，反相器可以是非对称反相器。如上所述，非对称反相器可以被配置成产生输出信号，该输出信号可以随着第二电压V2的上升而急剧下降。

此外，如上所述，非对称反相器可以包括NMOS器件151和PMOS器件152。具体地，PMOS器件152的沟道宽度与沟道长度的比率可以远大于NMOS器件151的沟道宽度与沟道长度的比率。

例如，如图5所示，当PMOS器件152的沟道长度和沟道宽度分别是6μm以及4μm时，PMOS器件152的沟道宽度与沟道长度的比率可以是0.33。同时，当NMOS器件151的沟道长度和沟道宽度分别是4μm以及50μm时，NMOS器件151的沟道宽度与沟道长度的比率可以是12.5。

在此情况下，参照图6，由于PMOS器件152的沟道宽度与沟道长度的比率具有0.33的小值，随着施加到PMOS器件152的栅极端的第二电压V2的增加，PMOS器件152可以导通，使得PMOS器件152的输出端的电压可以增加，且随着供电电压VBS的上升而充电饱和。相比之下，由于NMOS器件151的沟道宽度与沟道长度的比率具有12.5的高比率，随着施加到NMOS器件151的栅极端的第二电压V2增加，当NMOS器件151导通时，NMOS器件151的输出端的电压可以急剧地降低。

结果，随着第一供电电源VB和第二供电电源VS之间的供电电压VBS的增加，具有等式1表示的时间常量的第二电压V2可以自分压器130的输出端产生，且被施加到非对称反相器的输入端，使得可以自非对称反相器的输出端产生具有第二上升时间的第二POR信号POR2。

尽管在图5中未示出，但如图1所示，半导体装置100b还可以包括配置成存储数据的存储单元30。施加到存储单元30的第二POR信号POR2可以初始化存储在存储单元30中的数据。

图7是根据本发明的另一示例实施方式的半导体装置100c的电路图。

参照图7，半导体装置100c可以包括分压器130、基准电压发生器160和比较器170。在此情况下，包括分压器130、基准电压发生器160和比较器170的模块可以被定义为UVLO模块20。

分压器130可以连接在第一供电电源VB和第二供电电源VS之间，且配置成通过其输出端提供第二电压V2。例如，分压器130可以包括多个电阻器，且分压器130的输出端的第二电压V2可以根据其电阻器的阻值而变化。

基准电压发生器160可以被配置成产生基准电压VR。为产生基准电压VR，基准电压发生器160可以包括齐纳二极管。在此情况下，基准电压可以是齐纳基准电压。

比较器170可以被配置成将分压器130的输出端的第二电压V2与基准电压VR比较，且产生具有第三上升时间的第三POR信号POR3。更具体地，当第二电压V2低于基准电压VR时，比较器170可以产生高电平的第三POR信号POR3，且当第二电压V2高于基准电压VR时，比较器170可以产生低电平的第三POR信号POR3。

由于第二电压V2与第一供电电源VB和第二供电电源VS之间的供电电压VBS成比例地增加，在初始状态，第二电压V2可以低于基准电压，且因此比较器170可以产生高电平的第三POR信号POR3。然而，当第二电压V2增加，且变得高于基准电压VR时，比较器170可以产生低电平的第三POR信号POR3。结果，比较器170可以产生具有第三上升时间的第三POR信号POR3。

后面将参照图13和图14进一步详细描述比较器170的结构和操作。

可选地，在半导体装置100c内，UVLO模块20的输出端可以连接到滤波器180，诸如电阻-电容(RC)滤波器，且与门190可以连接到滤波器180的输出端。与门190可以还连接到比较器170的输出端。因此，当自比较器170的输出端输出的第三POR信号POR3和自滤波器180输出的信号都是高电平时，与门190可以产生复位信号RESET。

图8是根据本发明的另一示例实施方式的半导体装置100d的电路图。根据该实施方式的半导体装置100d可以是图7的半导体装置100c的变型示例。后文中，将省略重复的描述。

参照图8，半导体装置100d可以包括第一POR信号发生器120、第二POR信号发生器150、UVLO模块20和存储单元30。

第一POR信号发生器120可以被配置成产生具有第一上升时间的第一POR信号POR1。图8的第一POR信号发生器120可以对应于图3的第一POR信号发生器。

第二POR信号发生器150可以被配置成具有第二上升时间的第二POR信号POR2。图8的第二POR信号发生器150可以对应于图5的第二POR信号发生器150。

UVLO模块20可以被配置成产生具有第三上升时间的第三POR信号POR3。如上参照图7所述，UVLO模块20可以包括分压器130、基准电压发生器160和比较器170。

由于参照图3、图5和图7详细地描述了第一POR信号发生器120、第二POR信号发生器150和UVLO模块20的结构，将省略其重复描述。

可以存储数据的存储单元30，可以被配置成接收第一到第三POR信号POR1到POR3中的至少一个，且响应于接收的POR信号初始化存储的数据。由于图8中的存储单元30可以对应于参照图1详细描述的存储单元30，将省略其重复描述。

第一POR信号POR1的第一上升时间可以长于第二POR信号POR2的第二上升时间。相比之下，第一POR信号POR1的第一上升时间可以短于第三POR信号POR3的第三上升时间。

因此，根据本发明的实施方式的半导体装置100d可以产生具有宽范围的上升时间的POR信号。这样，半导体装置100d可以适应性地在宽范围的供电上升时间内工作。即，由于存储单元30可以接收具有不同上升时间的第一到第三POR信号POR1到POR3中的至少一个，且进行数据复位操作，因此即使施加具有不同上升时间的供电电压，半导体装置100d可以根据上升时间进行合适的复位操作。

分压器由第二POR信号发生器150和UVLO模块20共用。即，第二POR信号发生器150和UVLO模块20都可以配置成接收来自分压器130的输出端的第二电压V2，且分别产生第二POR信号POR2和第三POR信号POR3。

因此，在根据本发明的实施方式的半导体装置100d内，由于POR电路可以被集成到UVLO电路中，且共用无源装置(诸如分压器130)，因此可以降低整个半导体装置100d的面积。

尽管图8示出了半导体装置100d，其中第一POR信号发生器120、第二POR信号发生器150和UVLO模块20互相连接，但本发明不限于此。即，根据本发明构思，将理解包括第一POR信号发生器120和第二POR信号发生器150的半导体装置、包括第一POR信号发生器120和UVLO模块20的半导体装置、以及包括第二POR信号发生器150和UVLO模块20的半导体装置中的任何一种都可以被实现。

图9是根据本发明的另一示例实施方式的半导体装置100e的电路图，其是图8的半导体装置100d的详细的电路图。后文中，将省略重复描述。

参照图9，半导体装置100e可以包括驱动电压发生器110、第一POR信号发生器120、电容单元140、分压器130、基准电压发生器160、比较器170和存储单元30。这里，分压器130、基准电压发生器160和比较器170可以是配置成产生第三POR信号POR3的UVLO模块20的一些组件。

后文中，将详细描述产生第一到第三POR信号POR1到POR3的原理。产生具有不同上升时间的第一到第三POR信号POR1到POR3使得半导体装置100e适应性地在宽范围的功率上升时间内操作的原理被测试。

<第一POR信号POR1>

首先，为产生第一POR信号POR1，可以使用驱动电压发生器110和第一POR信号发生器120。更具体地，为产生第一POR信号POR1，可以使用电流源I1、电阻R3和R4、齐纳二极管DO、具有晶体管M8和M9的非对称反相器、反相器INV1和PMOS器件M11。

驱动电压发生器110可以产生第一电压，该第一电压可以以第一斜率上升且随后以大于第一斜率的第二斜率上升。驱动电压发生器110可以包括电流源I1和电阻R3。电流源I1也可以是β乘法器。

第一POR信号发生器120可以被配置成接收由驱动电压发生器110产生的第一电压V1，且产生具有第一上升时间的第一POR信号POR1。第一POR信号发生器120可以包括具有晶体管M8和M9的非对称反相器、反相器INV1和PMOS器件M11。

由非对称反相器产生的第一POR信号POR1可以由反相器INV1反相，且反相的第一POR信号POR1可以被施加到PMOS器件M11的栅极端。因此，当第一POR信号POR1是高电平时，PMOS器件M11可以导通，使得复位信号RESET能够被施加到存储单元30。

驱动电压发生器110可以由第一POR信号发生器120和UVLO模块20共用。这是因为包括电流源I1和电阻R3的驱动电压发生器110连接到电阻R4和齐纳二极管DO，且形成UVLO模块20的基准电压发生器160。因此，UVLO模块20的基准电压发生器160可以包括UVLO模块20的驱动电压发生器110。

<第二POR信号POR2>

其次，为产生第二POR信号POR2，可以使用分压器130、电容单元140和第二POR信号发生器150。更具体地，为产生第二POR信号POR2，可以使用电阻R0、R1、R2和R3、电容单元140、包含晶体管M6和M7的非对称反相器、反相器INV2和PMOS器件M10。

分压器130可以连接在第一供电电源VB和第二供电电源VS之间，且被配置成通过其输出端提供第二电压V2。分压器130可以包括电阻R0、R1和R2，且分压器130的输出端可以对应于电阻器R1和R2之间的节点。

电容单元140可以连接在分压器130的输出端和第二供电电源VS之间，且因此，分压器130的输出端的第二电压V2可以具有由等式1表示的时间常数特性。分压器130的输出端的第二电压V2可以被施加到非对称反相器的晶体管M6和M7的栅极端。

第二POR信号发生器150可以连接到分压器130的输出端，且被配置成接收第二电压V2并产生具有第二上升时间的第二POR信号POR2。第二POR信号发生器150可以包括具有晶体管M6和M7的非对称反相器、反相器INV2和PMOS器件M10。

由非对称反相器产生的第二POR信号POR2可以由反相器INV2反相，且反相的第二POR信号POR2可以被施加到PMOS器件M10的栅极端。因此，当第二POR信号POR2是高电平时，PMOS器件M10可以导通，使得复位信号RESET能够被施加到存储单元30。

分压器130可以由第二POR模块和UVLO模块20共用。即，分压器130可以是UVLO模块20的比较器170的组件，且被用于产生第二电压V2，第二电压V2是产生第二POR信号POR2以及第三POR信号POR3所必需的。

<第三POR信号POR3>

第三，为产生第三POR信号POR3，可以使用分压器130、基准电压发生器160和比较器170。更具体地，为产生第三POR信号POR3，可以使用电阻器R0、R1、R2、R3和R4、晶体管M0、M1、M2、M3、M4和M5、电流源I0、I1和I2和齐纳二极管DO。

如上所述，UVLO模块20可以包括分压器130、比较器170和基准电压发生器160，分压器130具有电阻器R0、R1和R2，比较器170具有晶体管M0、M1、M2、M3、M4和M5以及电流源I0和I2，基准电压发生器160具有电流源I1、电阻器R3和R4以及齐纳二极管DO。由于分压器130、比较器170以及基准电压发生器160的功能和操作与参照图8的描述相同，将省略其描述。

图10到图12是示出当具有宽范围的上升时间的供电电压施加到图9的半导体装置100e时，产生的第一POR信号POR1到第三POR信号POR3的曲线图。

参照图9和图10，当由第一供电电源VB和第二供电电源VS供给的供电电压VBS急剧地上升时，即，当供电电压VBS具有短的上升时间时，可以使用具有第二上升时间的第二POR信号POR2，以复位存储单元30内存储的数据。

相比之下，参照图9和图12，当由第一供电电源VB和第二供电电源VS供给的供电电压VBS缓慢上升时，即，当供电电压VBS具有长的上升时间时，可以使用具有第三上升时间的第三POR信号POR3，以复位存储在存储单元30内的数据。

参照图9和图11，当由第一供电电源VB和第二供电电源VS供给的供电电压VBS以中间斜率上升时，即，当供电电压VBS具有中间上升时间时，可以使用具有第一上升时间的第一POR信号POR1以复位存储在存储单元30内的数据，第一上升时间长于第二上升时间且短于第三上升时间。

因此，根据本发明的实施方式的半导体装置100e可以产生具有不同上升时间的第一到第三POR信号POR1到POR3。结果，即使施加具有宽范围上升时间的供电电压VBS，也可以产生适应于供电电压VBS的上升时间的POR信号，使得存储单元30可以进行适当的复位操作。

后文中，将详细描述图9的半导体装置100e的操作。

<UVLO模块20的工作>

图13是图9的半导体装置100e的比较器170的电路图，且图14是示出随着图9的半导体装置100e的第一供电电源VB的上升，比较器170的各节点的输出电压的波动的曲线图。

参照图13和图14，在比较器170的非反相(+)端(即晶体管M3的栅极)可以检测部分供电电压VBS，且比较器170的反相(-)端(即晶体管M4的栅极)可以检测齐纳基准电压。

在供电电压VBS的上升时间期间NMOS电流源I2工作在由恒定(gm)电流源控制的饱和状态之前，由于电流通过图13示出的电容分压通路充电，因此晶体管M5的漏电压可以增加到供电电压VBS。

当NMOS电流源I2未开始形成饱和电流的通路时，UVLO模块20的比较器170的输出端(即节点3)可以由电容分压器C_gd2、C_gd4、C_sg5、C_gd5和C_i2限定。晶体管M1可以降低电阻器R2的阻值，且允许比较器170实现滞后。当部分供电电压VBS达到齐纳二极管DO限定的基准电压VR时，晶体管M5的漏电压可以被切换到地电平。当UVLO模块20的输出信号通过具有例如5μs的滤波时间的RC延时滤波器，且到达与门时，复位信号可以被撤销。这是由于UVLO模块20的初始提示存在的输出信号没有被传输到存储单元30的复位端。因此，在初始上升时间期间可以不执行OR功能。为解决此问题，还可以提供两个优先通路，该两个优先通路被配置成响应供电电压VBS的短和/或中间上升时间，该供电电压VBS不通过RC滤波器。该优先通路可以仅在供电电压VBS的初始期间工作。

<第二POR信号发生器150的工作>

可以响应于短的上升时间产生第二POR信号POR2。除图9中的需要产生第二POR信号POR2的组件外，需要注意连接在分压器130的输出端和第二供电电源VS之间的电容单元140。即，通过电容单元140施加到分压器130的输出端的第二电压V2可以具有以等式1表示的时间常量。

此外，应注意，分压器130可以由第二POR信号发生器150和UVLO模块20共用。即，第二POR信号发生器150和UVLO模块20可以接收来自分压器130的输出端的第二电压V2，且分别产生第二POR信号POR2和第三POR信号POR3。

以上描述的特征有助于降低裸芯片(die)的面积。例如，在具有约15V或更高的供电电压的高压集成电路(HVIC)中，电阻器可以占整个裸芯片面积的约24％。因此，由于根据本发明构思，分压器130由第二POR信号发生器150和UVLO模块20共用，因此可以降低整个半导体装置100e的面积。

当供电电压VBS急剧上升时，在分压器130的输出端的第二电压V2(即晶体管M3的栅极的节点电压)可以缓慢地上升。在此情况下，晶体管M3的栅极的第二电压V2可以被施加到包含电阻R6和晶体管M6、M7的非对称反相器。当第二电压V2持续地增加，且超过晶体管M7的阈值电压时，非对称反相器的输出可以产生由高到低的转换，且因此晶体管M10可以导通。

<第一POR信号发生器120的工作>

可以响应于中间上升时间而产生第一POR信号POR1。即，当供电电压VBS的上升时间太长而不能由第二POR信号发生器150处理，且太短而不能由UVLO模块20处理时，可以使用第一POR信号发生器120。为理解在期望下拉复位信号的时间点降低具体供电电压的原理，可能必须理解电流源I1的功率恒定(gm)电流源的开启顺序。图15和图16示出恒定(gm)电流源的开启顺序。

图15是β乘法器的电路图，该β乘法器是包括在图9的半导体装置100e的驱动电压发生器110内的电流源(指的是图8的I1)的示例，且图16是示出随着图15的β乘法器的第一供电电源VB的上升，各节点的输出电压的波动的曲线图。

参照图15和图16，β乘法器可以包括连接在第一供电电源VB和第二供电电源VS之间的电阻器和晶体管。

为防止初始的死锁状况，配置成将晶体管MN3的漏极放电的开启电路可以包括晶体管MN1、MN3和MN4。在图16中，能够看到，第一供电电源VB应达到特定的电压电平，使得三个偏置电压能够充分增加以驱动电流源I1处于饱和状态。特定电压电平可以表示为叠置的两个PMOS器件和NMOS器件的临界饱和栅-源电压的和。特定电压水平应足够大，以实现电流以电流源I1具有的电流值流动。

特定电压电平以等式2表示：

V_sat＝V_GS1+V_GS2+V_GS3 (2)。

这里，偏置电流I_bias和分别的临界饱和栅-源电压V_GS1、V_GS2和V_GS3通过等式3到等式5表示：

$I_{bias}=\frac{2}{{\mathrm{\&mu;}}_n{C}_{ox}{(W/L)}_N}\left(\frac{1}{{R_S}^2}\right){(1-\frac{1}{\sqrt{K}})}^2---\left(3\right),$

$U_{GS1,2}=\sqrt{\frac{2I_{bias}}{{\mathrm{\&mu;}}_p{C}_{ox}{(W/L)}_p}}+V_{THP}---\left(4\right),$

$V_{GS3}=\sqrt{\frac{I_{bias}}{{\mathrm{\&mu;}}_n{C}_{ox}{(W/L)}_n}}+V_{THN}---\left(5\right).$

如图4所示，显然，对应于第一供电电源VB和第二供电电源VS之间的电势差的供电电压VBS达到特定电压之前，由β乘法器提供非常小的电流。因此，包括电阻器R7以及晶体管M8和M9的非对称反相器的输入端的电压可以小于晶体管M9的阈值电压，因此，防止晶体管M11导通。

后文中，将检查根据本发明构思的供电浪涌的问题。

如上所述，HVIC的POR电路可能必须可靠，以防止具有高的值的突发的供电波动。为达到此目的，根据本发明的构思设计以第一POR信号发生器120和第二POR信号发生器150实现的反相器电路。图17示出用于分析的第二电路发生器的反相器电路结构，且图18示出反相器电路结构的小信号等效电路。

参照图17和图18，电阻器Rs和第一PMOS晶体管MP1可以组成电阻共源放大器。由于第一NMOS晶体管MN1具有非常大的尺寸，当输入电压VIN达到第一NMOS晶体管MN1的临界电压时，第一NMOS晶体管MN1可以用作具有无穷容量的电耗。

形成具有非常小的切换点的反相器的第二NMOS晶体管MN2和第二PMOS晶体管MP1，可以足够敏感，以精确地感测第一PMOS晶体管MP1的漏极的信号的波动。数量上，小信号输出电压相对于第二POR信号发生器150的供电电压VBS可以以等式6表示：

$V_{OUT}=\left(\frac{g_{mp1}}{1+(g_{mp1}+g_{mpb1})R_S}\right)g_{mn2}{V}_{BS}{R}_{ON,MP2}{R}_{ON,MN1}---\left(6\right),$

这里，电阻R_ONMP2和R_ONMP1的阻值由等式7和等式8表示：

$R_{ON,MP2}=\frac{1}{{\mathrm{\&mu;}}_p{C}_{ox}(4/4)(V_{BS}-V_{thp})}---\left(7\right),$

$R_{ON,MN1}=\frac{1}{{\mathrm{\&mu;}}_n{C}_{ox}(50/4)(V_{IN}-V_{thn})}---\left(8\right).$

在等式6到等式8中，假定小信号跨导g_m是约5μA/V，且沟道电阻RON在输入电压VIN具有正常值范围(例如，约7V的输入电压VIN)时被确定为约几百欧姆，可以推断出输出电压Vout对供电电压VBS的波动不敏感。

图19和图20是示出根据本发明的示例实施方式的半导体装置的测量结果的曲线图。

参照图19，在供电电压VBS上升后，高输出信号HO可以是临时高电平，且然后响应于POR信号而降低到低电平。

参照图20，能够看到，即使在供电电压VBS内产生噪声，各自的信号(即输入信号IN、高输出信号HO和低输出信号LO)也保持复原性。

将理解，为清楚，附图中的各元件具有示例的形状，且可以以其它各种形状修改。相同附图标记表示相同元件。

即使在功率上升之后，在稳定模式工作期间由噪声引起电源的电势差波动，根据本发明的实施方式的半导体装置也可以稳定地工作。具体地，在功率半导体电路中，诸如HVIC中，可以解决由高压电源引起的POR电路内的故障(例如再复位)。

此外，根据本发明的实施方式的半导体装置可以产生具有宽范围的上升时间的POR信号。因此，半导体装置可以适应性地在宽范围的上升时间操作。

而且，在根据本发明的实施方式的半导体装置中，POR电路可以被集成到UVLO电路中，且诸如电阻分压器的无源装置被UVLO电路以及POR电路共用，因此降低了整个半导体装置的面积。

本发明构思已经被具体示出，且参照其示例实施方式描述，将理解可以对其作出形式和细节上的各种变化，而不脱离如下权利要求的精神和范围。