一种基于异构双模冗余的抗辐射加固锁存器的制作方法

本发明涉及抗辐射集成电路设计技术领域，尤其是一种基于异构双模冗余的抗辐射加固锁存器。

背景技术：

在航空环境中，由于宇宙射线的影响，会产生各种粒子，包括α粒子，质子和中子，当这些粒子打到飞行器上，将会使芯片中的电路发生单粒子瞬态SET或者单粒子翻转SEU，甚至随着集成电路尺寸的缩减，会发生多点翻转MNU。这样就会使电路存储的逻辑值发生翻转，使得电路产生功能性错误。因此为了使电路行使正确的功能，就要对电路进行抗辐射加固设计。

锁存器是常用的时序逻辑器件，所以抗辐射加固设计一个重要的方面就是对锁存器加固。目前常用的加固方法主要包括工艺和设计两个方面，工艺主要指的是版图级加固，设计方面目前经典的主要有三模冗余和DICE（Dual-Interlocked storage Cell），但是它们只能容忍单点翻转，而且三模冗余具有较大的面积开销、延时和功耗。

技术实现要素：

本发明的目的在于提供一种能够容忍单粒子翻转和多点翻转，从而使锁存器保存正确的逻辑值的基于异构双模冗余的抗辐射加固锁存器。

为实现上述目的，本发明采用了以下技术方案：一种基于异构双模冗余的抗辐射加固锁存器，包括第一存储单元、传输单元、第二存储单元和C单元；所述第一存储单元由4组晶体管对组成，每对晶体管对由两个NMOS管和一个PMOS管组成；所述传输单元由一个传输门TG3、一个反相器INV和一个施密特触发器组成；所述第二存储单元由4组晶体管对组成，其中两组为两个NMOS管，一个PMOS管，另外两组为两个PMOS管，一个NMOS管；所述C单元由两个PMOS晶体管和两个NMOS晶体管组成；所述第一存储单元、传输单元、第二存储单元的信号输入端均接输入信号D，所述第一存储单元的信号输出端与C单元的第一信号输入端相连，所述第二存储单元的信号输出端与C单元的第二信号输入端相连，所述传输单元的信号输出端接C单元的信号输出端，C单元的信号输出端作为抗辐射加固锁存器的输出端。

所述第一存储单元所包含的4组晶体管对分别为第一组晶体管对、第二组晶体管对、第三组晶体管对和第四组晶体管对；所述第一组晶体管对由M1管、N1管和N12管组成，M1管的源极接VDD，M1管的栅极接N12管的源极，M1管的漏极和N1管的漏极相连，N1管的源极接GND，N1管的栅极接N4管的漏极，N12管的源极接M1管的栅极，N12管的栅极接CLK时钟信号，N12管的漏极和M2管的漏极相连；所述第二组晶体管对由M2管、N2管和N23管组成，M2管的源极接VDD，M2管的栅极接N23管的源极，M2管的漏极和N2管的漏极相连，N2管的源极接GND，N2管的源极栅极接N1管的漏极，N23管的源极接M2管的栅极，N23管的栅极接CLK时钟信号，N23管的漏极和M3管的漏极相连；所述第三组晶体管对由M3管、N3管和N34管组成，M3管的源极接VDD，M3管的栅极接N34管的源极，M3管的漏极和N3管的漏极相连，N3管的源极接GND，N3管的栅极接N2管的漏极，N34管的源极接M3管的栅极，N34管的栅极接CLK时钟信号，N34管的漏极和M4管的漏极相连；所述第四组晶体管对由M4管、N4管和N41管组成，M4管的源极接VDD，M4管的栅极接N41管的源极，M4管的漏极和N4管的漏极相连，N4管的源极接GND，N4管的栅极接N3管的漏极， N41管的源极接M4管的栅极，N41管的栅极接CLK时钟信号，N41管的漏极和M1管的漏极相连。

所述传输单元的施密特触发器由M9管、M10管、M11管、N9管、N10管和N11管组成，所述M9管的源极接VDD，M9管的漏极和M10管的源极相连，M9管的栅极接反相器INV的输出，M10管的源极与M9管的漏极相连，M10管的栅极接反相器INV的输出，N9管的源极与N10管的漏极相连，N9管的栅极接反相器INV的输出，N9管的漏极与C单元的信号输出端相连，N10管的源极接GND，N10管的栅极接反相器INV的输出，N10管的漏极与N9的源极相连，M11管的源极接GND，M11管的栅极与N11管的栅极相连，M11管的漏极与M9管的漏极相连，N11管的源极接VDD，N11管的栅极与M11管的栅极相连，N11管的漏极与N10的漏极相连。

所述第二存储单元包括所包含的4组晶体管对分别为第五组晶体管对、第六组晶体管对、第七组晶体管对和第八组晶体管对；所述第五组晶体管对由M5管、N5管和N34管组成，M5管的源极接VDD，，M5管的栅极接M8管的漏极，，M5管的漏极和N5管的漏极相连，N5管的源极接GND，N5管的栅极和N34管的源极相连，N34管的源极和N5管的栅极相连，N34管的栅极接CLK时钟信号，N34管的漏极接M6管的漏极；所述第六组晶体管对由M6管、N6管和M45管组成，M6管的源极接VDD，M6管的栅极和M5管的漏极相连，M6管的漏极和N6管的漏极相连，N6管的源极接GND，N6管的栅极接M7管的漏极，M45管的源极和M6管的漏极相连，M45管的栅极接CLKB时钟信号，M45管的漏极和M7管的栅极相连；所述第七组晶体管对由M7管、N7管和M56管组成，M7管的源极接VDD，M7管的栅极和M45管的漏极相连，M7管的漏极和N7管的漏极相连，N7管的源极接GND，N7管的栅极和N56管的源极相连，N56管的源极和N7管的栅极相连，N56管的栅极接CLK时钟信号，N56管的漏极和M8管的漏极相连；所述第八组晶体管对由M8管、N8管和M63管组成，M8管的源极接VDD，M8管的栅极和M7管的漏极相连，M8管的漏极和N8管的漏极相连，N8管的源极接GND，N8管的栅极和M5管的漏极相连，M63管的源极和M8管的漏极相连，M63管的栅极接CLKB时钟信号，M63管的漏极与M5管的栅极相连。

所述C单元包括M11管、M12管、N11管和N12管，M11管的源极接VDD，M11管的栅极与M4管的漏极相连于节点Q1，M11管的漏极与M12管的源极相连，M12管的源极与M11管的漏极相连，M12管的栅极与M8管的漏极相连于节点Q2，M12管的漏极接C单元的信号输出端Q，N11管的源极与N12管的漏极相连，N11管的源极栅极与M8管的漏极相连于节点Q2，N11管的源极漏极接C单元的信号输出端，N12管的源极接GND，N12管的栅极与M4管的漏极相连于节点Q1，N12管的漏极与N11管的源极相连。

所述M1管、M2管、M3管和M4管均为PMOS晶体管，所述N1管、N2管、N3管、N4管、N12管、N23管、N34管和N41管均为NMOS晶体管。

所述M9管、M10管、M11管均为PMOS晶体管，所述N9管、N10管、N11管均为NMOS晶体管。

所述M5管、M6管、M7管、M8管、M45管和M63管均为PMOS晶体管，所述N5管、N6管、N7管、N8管、N34管和N56管均为NMOS晶体管。

所述M11管、M12管为PMOS晶体管，所述N11管、N12管为NMOS晶体管

由上述技术方案可知，本发明的优点在于：第一，本发明由于使用了由传输门、反相器和施密特触发器组成的传输路径，由于施密特触发器的SET过滤功能，使得锁存器在透明期过滤SET脉冲；第二，本发明使用的第一存储单元和第二存储单元都具有容忍单点和双点翻转的能力，将其与C单元结合，使锁存器可以容忍单点翻转和多点翻转，具有很好的容错性能；第三，本发明相比较其他可以容忍多点翻转的加固结构，晶体管数目较少，可以减小面积开销，功耗和延迟。

附图说明

图1为本发明的电路原理图；

图2为图1中第一存储单元的电路原理图；

图3为图1中传输单元的电路原理图；

图4为图1中第二存储单元的电路原理图；

图5为图1中C单元的电路原理图。

具体实施方式

如图1所示，一种基于异构双模冗余的抗辐射加固锁存器，包括第一存储单元1、传输单元2、第二存储单元3和C单元4；所述第一存储单元1由4组晶体管对组成，每对晶体管对由两个NMOS管和一个PMOS管组成；所述传输单元2由一个传输门TG3、一个反相器INV和一个施密特触发器组成；所述第二存储单元3由4组晶体管对组成，其中两组为两个NMOS管，一个PMOS管，另外两组为两个PMOS管，一个NMOS管；所述C单元4由两个PMOS晶体管和两个NMOS晶体管组成；所述第一存储单元1、传输单元2、第二存储单元3的信号输入端均接输入信号D，所述第一存储单元1的信号输出端与C单元4的第一信号输入端相连，所述第二存储单元3的信号输出端与C单元4的第二信号输入端相连，所述传输单元2的信号输出端接C单元4的信号输出端，C单元4的信号输出端作为抗辐射加固锁存器的输出端。

如图2所示，所述第一存储单元1所包含的4组晶体管对分别为第一组晶体管对、第二组晶体管对、第三组晶体管对和第四组晶体管对；所述第一组晶体管对由M1管、N1管和N12管组成，M1管的源极接VDD，M1管的栅极接N12管的源极，M1管的漏极和N1管的漏极相连，N1管的源极接GND，N1管的栅极接N4管的漏极，N12管的源极接M1管的栅极，N12管的栅极接CLK时钟信号，N12管的漏极和M2管的漏极相连；所述第二组晶体管对由M2管、N2管和N23管组成，M2管的源极接VDD，M2管的栅极接N23管的源极，M2管的漏极和N2管的漏极相连，N2管的源极接GND，N2管的源极栅极接N1管的漏极，N23管的源极接M2管的栅极，N23管的栅极接CLK时钟信号，N23管的漏极和M3管的漏极相连；所述第三组晶体管对由M3管、N3管和N34管组成，M3管的源极接VDD，M3管的栅极接N34管的源极，M3管的漏极和N3管的漏极相连，N3管的源极接GND，N3管的栅极接N2管的漏极，N34管的源极接M3管的栅极，N34管的栅极接CLK时钟信号，N34管的漏极和M4管的漏极相连；所述第四组晶体管对由M4管、N4管和N41管组成，M4管的源极接VDD，M4管的栅极接N41管的源极，M4管的漏极和N4管的漏极相连，N4管的源极接GND，N4管的栅极接N3管的漏极， N41管的源极接M4管的栅极，N41管的栅极接CLK时钟信号，N41管的漏极和M1管的漏极相连。所述M1管、M2管、M3管和M4管均为PMOS晶体管，所述N1管、N2管、N3管、N4管、N12管、N23管、N34管和N41管均为NMOS晶体管。

如图3所示，所述传输单元2的施密特触发器由M9管、M10管、M11管、N9管、N10管和N11管组成，所述M9管的源极接VDD，M9管的漏极和M10管的源极相连，M9管的栅极接反相器INV的输出，M10管的源极与M9管的漏极相连，M10管的栅极接反相器INV的输出，N9管的源极与N10管的漏极相连，N9管的栅极接反相器INV的输出N9管的漏极与C单元4的信号输出端相连，N10管的源极接GND，N10管的栅极接反相器INV的输出，N10管的漏极与N9的源极相连，M11管的源极接GND，M11管的栅极与N11管的栅极相连，M11管的漏极与M9管的漏极相连，N11管的源极接VDD，N11管的栅极与M11管的栅极相连，N11管的漏极与N10的漏极相连。所述M9管、M10管、M11管均为PMOS晶体管，所述N9管、N10管、N11管均为NMOS晶体管。

如图4所示，所述第二存储单元3包括所包含的4组晶体管对分别为第五组晶体管对、第六组晶体管对、第七组晶体管对和第八组晶体管对；所述第五组晶体管对由M5管、N5管和N34管组成，M5管的源极接VDD，，M5管的栅极接M8管的漏极，，M5管的漏极和N5管的漏极相连，N5管的源极接GND，N5管的栅极和N34管的源极相连，N34管的源极和N5管的栅极相连，N34管的栅极接CLK时钟信号，N34管的漏极接M6管的漏极；所述第六组晶体管对由M6管、N6管和M45管组成，M6管的源极接VDD，M6管的栅极和M5管的漏极相连，M6管的漏极和N6管的漏极相连，N6管的源极接GND，N6管的栅极接M7管的漏极，M45管的源极和M6管的漏极相连，M45管的栅极接CLKB时钟信号，M45管的漏极和M7管的栅极相连；所述第七组晶体管对由M7管、N7管和M56管组成，M7管的源极接VDD，M7管的栅极和M45管的漏极相连，M7管的漏极和N7管的漏极相连，N7管的源极接GND，N7管的栅极和N56管的源极相连，N56管的源极和N7管的栅极相连，N56管的栅极接CLK时钟信号，N56管的漏极和M8管的漏极相连；所述第八组晶体管对由M8管、N8管和M63管组成，M8管的源极接VDD，M8管的栅极和M7管的漏极相连，M8管的漏极和N8管的漏极相连，N8管的源极接GND，N8管的栅极和M5管的漏极相连，M63管的源极和M8管的漏极相连，M63管的栅极接CLKB时钟信号，M63管的漏极与M5管的栅极相连。所述M5管、M6管、M7管、M8管、M45管和M63管均为PMOS晶体管，所述N5管、N6管、N7管、N8管、N34管和N56管均为NMOS晶体管。

如图5所示，所述C单元4包括M11管、M12管、N11管和N12管，M11管的源极接VDD，M11管的栅极与M4管的漏极相连于节点Q1，M11管的漏极与M12管的源极相连，M12管的源极与M11管的漏极相连，M12管的栅极与M8管的漏极相连于节点Q2，M12管的漏极接C单元4的信号输出端Q，N11管的源极与N12管的漏极相连，N11管的源极栅极与M8管的漏极相连于节点Q2，N11管的源极漏极接C单元4的信号输出端，N12管的源极接GND，N12管的栅极与M4管的漏极相连于节点Q1，N12管的漏极与N11管的源极相连。所述M11管、M12管为PMOS晶体管，所述N11管、N12管为NMOS晶体管。

以下结合图1至5对本发明作进一步的说明。

当CLK为高，CLKB为低时，传输门TG1、传输门TG2、传输门TG3、传输门TG4和传输门TG5导通，锁存器处于透明期，第一存储单元1、传输单元2、第二存储单元3导通，输入信号D经过传输门TG3、反相器INV和施密特触发器，到达锁存器的输出Q。输入信号D通过传输门TG1、传输门TG2分别写入节点X0,X2，然后将第一存储单元1的节点Q1值作为C单元4的输入。输入信号D通过传输门TG4、传输门TG5将信号分别写入节点X3,X5，将第二存储单元3的节点Q2的值作为C单元4的另外一路输入，C单元4的两路输入分别为Q1,Q2，输出为锁存器的输出Q。

分析本发明对单粒子瞬态SET的抵抗能力，当CLKB为低电平，CLK为高电平时候，锁存器处于透明期，这个时候只需要考虑SET的问题，当输入D有SET产生的时候，输入信号D经过传输门TG3、反相器INV、施密特触发器，产生的SET脉冲会被过滤掉，由于第一存储单元和第二存储单元具有双点自恢复能力，所以产生的SET脉冲也会被消除，这样传递到输出端的Q不会受SET的影响。

分析本发明对单粒子翻转SEU的抵抗能力，当CLKB为高电平，CLK为低电平的时候，锁存器处于锁存期。只有第一存储单元1和传输单元2是导通的，第一存储单元1有8个内部节点分别为X0、X1、X2、Q1、BL、CL、QL和AL, 传输单元2有8个内部节点分别为X3、X4、X5、Q2、DL、DR、QL1和QR。第一存储单元1和第二存储单元3是在DICE结构基础上改进的，都具有单点自恢复的能力，所以这16个节点中任何一个节点发生SEU，都能够实现自恢复。

分析本发明对MNU的抵抗能力，先考虑双点翻转的情况，一共有16个内部节点。分两类讨论：第一种情况，第一存储单元1和第二存储单元3中各有一个节点发生翻转，因为第一存储单元1和第二存储单元3都是可以单点自恢复的，所以双点翻转可以自恢复；第二种情况，TDCIE模块1中有两个节点发生翻转或者第二存储单元3中有两个节点发生翻转。

对于TDCIE模块1，共有8个内部节点，可以将其分为两组，X0、X1、X2和Q1为一组，BL、CL、QL和AL为另外一组，挑出3种典型情况分析一下。当(X0,X1,X2,Q1)逻辑值为(0，1，0，1)时，(BL,CL,QL,AL)逻辑值为(1，0，1，0)时：

（1）当X0翻转为1，X1翻转为0时，由于CL仍然为0，M2管导通，会使X1恢复为1，Q1为1，N1管导通，会使X0点逻辑值恢复为0，完成了一个自恢复过程；

（2）当X0翻转为1，BL翻转为0时，会使N2管导通，X1点逻辑值翻转为0，由于Q1点逻辑值为1，N1管导通，使得X0点逻辑值恢复为0，CL逻辑值为0，M2管导通，使得X1点逻辑值恢复为1，完成了一个自恢复过程；

（3）当CL翻转为1，QL翻转为0时，M3管导通，会使X2点逻辑值翻转为1，使得N4管导通，Q1点逻辑值翻转为0，由于AL为0，M4管导通，Q1点逻辑值恢复为1，又由于X1点逻辑值为1，N3管导通，使得X2点逻辑值恢复为0，完成了一个自恢复过程。

对于第二存储单元3，共有8个内部节点，可以将其分为两组，X3、X4、X5和Q2为一组，DL、DR、QL1和QR为另外一组，挑出3种典型情况分析一下。当(X3,X4,X5,Q2)逻辑值为(0,1,0,1)时，(DL,DR,QL1,QR)为(1，1，1，1)时：

（1）当X3翻转为1，X4翻转为0的时，N8管导通，Q2点逻辑值翻转为0，X5点逻辑值为0，M8管导通，Q2点逻辑值由0恢复到1，DL逻辑为1，N5管导通，X3点逻辑值恢复为0，这样M6管就导通，X4点逻辑值恢复为1，完成了一个自恢复过程；

（2）当X4由1翻转为0，DL由1翻转为0时，X3点为0，M6管导通，X4点逻辑值由1恢复到0，完成了一个自恢复过程；

（3）当QL1,QR逻辑值由1翻转到0时，M5管导通，X3点逻辑值由0翻转到1，N8管导通，Q2逻辑值由1翻转到0，因为DL为1，N5管导通，X3点逻辑值由1恢复为0，X5点逻辑值为0，M8管导通，Q2点逻辑值由0恢复到1，完成了一个自恢复过程。

第一存储单元1和第二存储单元3也存在不能自恢复的情况，比如第一存储单元1中CL、AL同时翻转时，整个锁存器的逻辑值发生翻转。当不能容忍双点翻转的情况，错误的逻辑值传递到C单元4，会使锁存器进入高阻态，电路输出的逻辑值Q依然不受影响。综合以上分析，本发明是可以容忍双点翻转，少数情况不能实现自恢复。

由于第一存储单元1和第二存储单元3都是可以双点翻转自恢复的，当由粒子轰击导致第一存储单元1和第二存储单元3中有一个单元中一个节点发生翻转，另外一个单元中有两个节点发生翻转，或者第一存储单元1和第二存储单元3都有两个节点发生翻转，这时电路输出正确的逻辑值，这样本发明一定程度上可以容忍3点翻转或者4点翻转。

结合以上分析可以看出，本发明可以过滤SET，容忍单粒子翻转SEU，对于双点翻转，多数可以实现自恢复，3点翻转或者4点翻转，可以实现部分自恢复。本发明可用于航空航天领域的高可靠集成电路锁存器设计，对于提升电路稳定性具有重要的意义。