一种近阈值电压全数字逐次逼近寄存器延时锁定环系统的制作方法

本发明涉及控制时序信号的产生技术领域，尤其涉及一种近阈值电压全数字逐次逼近寄存器延时锁定环系统。

背景技术：

近年来，可穿戴器件、生物医疗和智能传感网络等应用场合对数字集成电路的要求是尽可能小的功耗，以延长电池的寿命。降低集成电路的电源电压可以有效地减小功耗，因此，工作在近阈值电压附近的集成电路被提出来。在集成电路中，全数字延时锁定环(delay-lockedloop,dll)被广泛地用来产生各种控制时序信号。设计和实现能工作在近阈值电压的全数字延时锁定环具有重要的意义。

美国弗吉尼亚大学研究小组设计了一个能工作在近阈值电压(nearthresholdvoltage,ntv)附近的全数字延时锁定环(alldigitaldelaylockedloop,addll)(mehdisadiandmirceastan,“designofnearthresholdalldigitaldelaylockedloops,”2012ieeeinternationalsocconference,pp.137-142,doi:10.1109/socc.2012.6398398)，其结构框图如图1所示，由多级电容延时线、相位检测器和带时钟门控功能的同步计数器组成。该addll所用的延时线结构如图2所示，由反相器、金属氧化物半导体晶体管组成。该方案有两个缺点：第一、该方案采用的延时线为定制结构，因此整个addll采用定制设计流程，与数字集成电路标准流程相比，定制设计流程耗费人力；第二、采用计数器作为控制器，锁定速度慢。

另一方面，现有的采用可复位数控延时线(digitallycontrolleddelayline,dcdl)消除谐波锁定(harmoniclock)和零延时陷阱(zero-delaytrap)问题的基于标准单元的全数字逐次逼近寄存器延时锁定环(successiveapproximationregister-controlleddelay-lockedloop,sardll)都是工作在超阈值电压条件下。

技术实现要素：

本发明目的就是为了弥补已有技术的缺陷，提供一种近阈值电压全数字逐次逼近寄存器延时锁定环系统。

本发明设计一个宽工作频率范围和快速锁定的工作在近阈值电压附近的全数字逐次逼近寄存器延时锁定环，其采用可复位数控延时线来消除谐波锁定和零延时陷阱问题，采用补偿电路补偿在近阈值电压附近工艺、电压和温度(process,voltage,temperature,pvt)变化引起的波动。整个设计采用基于标准单元的数字集成电路设计流程以节省人力。

本发明是通过以下技术方案实现的：

一种近阈值电压全数字逐次逼近寄存器延时锁定环系统，包括有数据选择器、pvt补偿延时线、锁定延时线、译码器一、译码器二、pvt检测器、逐次逼近寄存器控制器、时序控制器和相位采样器，所述的数据选择器的两个输入端分别连接系统输入时钟信号clkin和基于clkin产生的短脉冲信号clk_edge，数据选择器的输出端连接pvt补偿延时线的输入端，pvt补偿延时线的输出端与锁定延时线的输入端连接，pvt检测器通过译码器一与pvt补偿延时线的延时量控制端连接，逐次逼近寄存器控制器通过译码器二与锁定延时线的延时量控制端连接，时序控制器的输出端分别连接逐次逼近寄存器控制器和相位采样器的输入端，相位采样器的输出端连接逐次逼近寄存器控制器的输入端，锁定延时线的输出端还与相位采样器的输入端连接，输入时钟信号clkin通过数据选择器进入pvt补偿延时线，通过锁定延时线到达输出端clkout，通过控制pvt补偿延时线和锁定延时线提供的延时量，使输出时钟信号clkout与输入时钟信号clkin的相位同步，达到锁定状态，pvt检测器的输出信号d[5:0]通过译码器一译码后用于控制pvt补偿延时线提供的延时量，逐次逼近寄存器控制器的输出c[10:0]通过译码器二译码后用于控制锁定延时线提供的延时量。

pvt表示process工艺、voltage电压、temperature温度。所述的pvt检测器是由9级或非门构成的环形振荡器和计数器counter构成的，在pvt补偿状态，信号switch跳变为逻辑低电平并保持参考时钟信号clkin的一个周期td，由9级或非门构成的环形振荡器开始振荡，并有计数器counter进行计数，计数的结果保存在计数器的输出信号count[6:0]中；pvt补偿延时线中的独热码s[7:0]由pvt检测器的输出信号d[5:0]中的d[2:0]译码得到，pvt补偿延时线中的独热码r[7:0]由pvt检测器的输出信号d[5:3]译码得到，pvt补偿延时线的延时步长为36个或非门的延时量dnor,fo2，故而控制字d[5:0]与count[6:0]之间的关系满足

在式(2)中，参考时钟信号clkin的一个周期td由锁定延时线提供的延时量72dnor,fo2和pvt补偿延时线提供的延时量(count[6:0]×18-72)×dnor,fo2两部分组成，满足式(3)

本发明的优点是：本发明通过采用pvt补偿电路和可复位数控延时线组合方案，设计和实现基于标准单元的全数字集成电路设计流程，是一个宽工作频率范围、快速锁定、工作在近阈值电压附近、无谐波锁定和零延时陷阱问题的全数字sardll。

附图说明

图1为能工作在近阈值电压附近的全数字延时锁定环结构图。

图2为图1中所用的延时线结构图。

图3为本发明结构框图。

图4为本发明工作时序图。

图5为pvt检测器结构图。

图6为pvt补偿延时线结构图。

图7为锁定延时线中的粗调谐延时线结构图。

图8为锁定延时线中的细调谐延时线结构图。

图9为实施例中工作时序图。

具体实施方式

如图3、4所示，一种近阈值电压全数字逐次逼近寄存器延时锁定环系统，包括有数据选择器1、pvt补偿延时线2、锁定延时线3、译码器一4、译码器二5、pvt检测器6、逐次逼近寄存器控制器7、时序控制器8和相位采样器9，所述的数据选择器1的两个输入端连接系统时钟信号clkin和基于clkin产生的短脉冲信号clk_dge，数据选择器1的输出连接pvt补偿延时线2的输入端，pvt补偿延时线2的输出端与锁定延时线3的输入端连接，pvt检测器6通过译码器一4与pvt补偿延时线2的输入端连接，逐次逼近寄存器控制器7通过译码器二5与锁定延时线3的输入端连接，时序控制器8的输出端分别连接逐次逼近寄存器控制器7和相位采样器9的输入端，相位采样器9的输出端连接逐次逼近寄存器控制器7的输入端，锁定延时线3的输出端还与相位采样器9的输入端连接，输入时钟信号clkin通过数据选择器1进入pvt补偿延时线2，通过锁定延时线3到达输出端clkout，通过控制pvt补偿延时线2和锁定延时线3提供的延时量，使输出时钟信号clkout与输入时钟信号clkin的相位同步，达到锁定状态，pvt检测器6的输出信号d[5:0]通过译码器一4译码后用于控制pvt补偿延时线2提供的延时量，逐次逼近寄存器控制器7的输出c[10:0]通过译码器二5译码后用于控制锁定延时线3提供的延时量。

所述的pvt检测器是由9级或非门构成的环形振荡器10和计数器counter11构成的，在pvt补偿状态，当信号start从逻辑低电平跳到逻辑高电平后，全数字sardll进入pvt补偿状态(pvt)。pvt补偿电路由如图5所示的pvt检测器(pvtdetector)和如图6所示的pvt补偿延时线(pvtcompensationdelayline)组成。在pvt补偿状态，信号switch跳变为逻辑低电平并保持参考时钟信号clkin的一个周期td，图5所示的由9级或非门构成的环形振荡器开始振荡，并有计数器(counter)进行计数，计数的结果保存在信号count[6:0]中。图6所示的pvt补偿延时线中的独热码s[7:0]由图5中所示的控制字d[5:0]中的d[2:0]译码得到，独热码r[7:0]由d[5:3]译码得到。pvt补偿延时线的延时步长为36个或非门的延时量(dnor,fo2)，故而控制字d[5:0]与count[6:0]之间的关系满足

在式(2)中，参考时钟信号clkin的一个周期td由锁定延时线提供的延时量72dnor,fo2和pvt补偿延时线提供的延时量(count[6:0]×18-72)×dnor,fo2两部分组成，满足式(3)

整个工作过程可以划分为复位状态(reset)、pvt补偿状态(pvt)和sar控制状态等三部分。整个工作过程中各状态的转换由时序控制电路产生的时序信号控制。

当信号start处于逻辑低电平时，电路处于复位(reset)状态，整个全数字sardll被复位，sar控制器的输出控制字从c[10:0]被复位为“100000_10000”。

完成pvt补偿状态后，全数字sardll进入sar控制状态。在sar控制状态，如图7和图8所示的锁定延时线中的粗调谐延时线和细调谐延时线分别在s[63:0]和f[31:0]控制下调整延时量。其中，独热码s[63:0]由c[10:5]译码得到，独热码f[31:0]由c[4:0]译码得到。

以图9所示的工作时序为例阐述工作原理。三个系统输入时钟信号clkin的周期为一组，决定sar控制器输出控制字c[10:0]中的一位控制字。在系统开始时，c[10:8]被初始化为“100”。在clkin的第一个周期，产生一个高电平信号sample_range并保持一个clkin的周期，同时产生一个窄脉冲信号clk_edge并依次进入pvt补偿延时线和锁定延时线。在信号sample_range高电平期间，clk_edge没有出现在图3中所示的clkout端口，说明锁定延时线提供的延时量过长，信号comp保持在逻辑低电平“0”，因此，在clkin的第二个周期里的sar_clk上升沿之后，c[10:8]的最高位c[10]被复位到逻辑低电平“0”以减小锁定延时线的延时量。否则，在信号sample_range高电平期间，clk_edge出现在clkout端口，说明锁定延时线提供的延时量过小，信号comp跳变为逻辑高电平“1”，在clkin的第二个周期里的sar_clk上升沿之后c[10:8]的最高位c[10]被保持逻辑高电平“1”不变。在clkin的第二个周期里，c[10:8]变为“010”，锁定延时线被高电平信号rst_dcdl复位清零。在clkin的第三个周期，采样器和时序控制器里的所有触发器都被信号rst_dff复位以重新开始三个clkin周期为一组的控制过程。

为了更好地验证本发明所提出的方案，采用tsmccmos65nm低功耗工艺和基于标准单元的全数字集成电路设计流程实现了图3所示的sardll。核心电路的版图面积为0.02mm2。使用仿真器进行仿真，结果显示在worstcase(工艺角ss,温度125℃,电源电压0.45v)、bestcase(ff,-25℃,0.55v)和typicalcase(tt,25℃,0.5v)条件下，其工作频率范围为2mhz-20mhz。在typicalcase条件下，仿真功耗为1.35μw@20mhz。