具有直接分频的分数时钟分频器的制作方法

本发明涉及分频器，且更特定来说，涉及分数分频器。

背景技术：

许多通信和处理装置包含根据不同所需时钟输入信号操作的电路。可行的选择将是从一个单输入参考时钟产生全部所需时钟频率的时钟树。通常，这可通过以下操作来实现：把参考时钟馈送到pll以产生中间高频时钟信号，然后一或多个分频器划分所述高频时钟以产生低频时钟信号以供个别电路使用。一些分频器应用需要输入频率与输出频率之间的整数关系，其中分频器电路是提供1/k的分频器比率的计数器，其中k是整数。然而，新应用通常需要与输入时钟频率不具有整数关系的一或多个输出频率。某些分数分频器架构提供整数分数输出频率，例如2/3或一般j/k，其中j和k是允许实际中间频率的小整数。此外，许多应用需要时钟树解决方案，其中从一个单参考时钟产生若干输出时钟，不限制输出时钟信号的频率。例如，某些应用涉及驻留在单个装置中的不同数据接口，它们各自需要不同时钟频率。另外，除低功率消耗和就所占据面积而言的低复杂性之外，许多时钟分频器应用还需要具有非常低的相位噪声电平、低时域抖动和对不必要杂波的控制的高质量输出时钟信号。

技术实现要素：

呈现使用直接分频以促进低时域积分抖动和受控噪声，但不具有过多功率消耗或大电路面积的单通道和多通道分数分频器。所揭示的实例包含分数分频器电路，所述分数分频器电路包含：计数器或动态分频器电路，其响应于输入时钟信号的可调整整数nk个循环的计数而提供相移脉冲输出信号；输出电路，其提供具有边缘的输出时钟信号，所述边缘具有相对于由所述动态分频器(计数器)提供的所述输出时钟信号的输入参考相位的数字可调整相位/延迟；以及δ-σ调制器(dsm)，其通过所述动态分频器输出信号来计时以接收第一预定值及提供dsm输出值；以及相位累加器，其接收表示所述dsm输出值和第二预定值的总和的步进输入值。所述相位累加器把除数输入信号提供到所述动态分频器且把相位调整值提供到所述输出电路以控制所述输出时钟信号的所述第一边缘在所述脉冲输出信号的所述第一边缘之间的位置。在一个实例中，所述相位调整值被用作查找表中或其它代码映射器或校正映射器电路的索引以驱动第一和第二数/模转换器(dac)把数字输出信号提供到相位内插器以控制所述输出信号的所述第一边缘在所述脉冲输出信号的所述第一边缘之间的位置。在某些实例中，所述相位内插器电路包含斜率调整电路以根据所述脉冲输出信号的所述边缘产生倾斜信号，且所述相位内插器电路根据第二倾斜信号产生所述输出时钟信号边缘。在某些实例中，所述输出电路包含分频器二分频器电路以按第二输出频率提供第二输出时钟信号以促进统一输出时钟工作循环。

附图说明

图1展示使用单个pll的基于pll的多通道分频器电路。

图2展示多通道分数分频器集成电路。

图3展示分数分频器电路。

图4是展示图3的分数分频器电路中的信号波形的信号图。

图5是展示图3的分数分频器电路中的实例相位累加器的进一步细节。

具体实施方式

在图式中，相同参考数字是指贯穿全文的相同元件，且各种特征不必按比例绘制。在以下论述中及在权利要求书中，术语“包含(including、includes)”、“具有(having、has)”、“拥有”或其变体旨在以与术语“包括”类似的方式为包含性的，且因此应被解释为意指“包含，但不限于……”。而且，术语“耦合(couple或couples)”旨在包含间接或直接电或机械连接或其组合。例如，如果第一装置耦合到第二装置或与第二装置耦合，那么连接可通过直接电连接或通过经由一或多个中介装置和连接的间接电连接。

图1展示基于pll的多通道分频器电路100，其具有晶体102以把时钟信号提供到单个高频pll106的输入104，高频pll106将高频输入108提供到多个分数频率产生器(ffg)110-1、110-2、……、110-j。ffg110具有对应输出112-1、112-2、……、112-j，这些输出分别提供具有在输入时钟频率处或附近但在频率上稍微上移或下移的输出信号k1f1、k1f2、……、kjfj。整数分频器电路114-1、114-2、……、114-j把对应ffg输出信号k1f1、k1f2、……、kjfj除以对应整数k-1、k2、……、kj且按对应频率f1、f2、……、fj在分频器输出116-1、116-2、……、116-j处提供输出信号。按此方式，分频器电路100使用整数分频来获得最终输出频率。这个方法的缺点是最终分频器电路114把ffg相位噪声和其非所要杂波的大部分折回到需要是干净的以满足许多应用规格的频带偏移。另外，图1中的ffg电路110和整数分频器电路114都在高频输入时钟外操作，且因此经受高输入时钟频率的较差功率效率。此外，ffg和分频器电路110和114需要高速电路组件。

现在参考图2至4，图2展示使用直接分数分频器(dffd)方法的有效且简单分频器系统200。高频晶体时钟源202(例如2.5到5.0ghz)把时钟信号clk提供到pll206的输入204。pll206具有输出208，其把输入时钟信号clkin提供到具有输出212-1、212-2、……、212-j的一或多个分数分频器(ffd)电路210-1、210-2、……、210-j。输出212单独按对应输出频率fout1、fout2、……、foutj提供对应输出信号clkout-1、clkout-2、……、clkout-j。电路200有利地避免如在图1中的情况那样使用输出分频器。分频器电路200通过消除由输出分频器电路冗余产生的高质量时钟边缘来减轻或避免与图1中的整数分频器114相关联的相位噪声和杂波折叠。电路200和图2还在不需要像过去那样需要复杂电路的情况下提供分数频率产生。另外，相较于图1的传统方法，所提出的解决方案能够支持最大输出频率，这是归因于放宽了对每一分数分频器块内的大部分组件的速度要求。

在一些实例中，分频器电路200制造在集成电路(ic)201中且可包含一或多个ffd电路210。在一个实例中，pll电路206包含在ic201中，且端子(例如，ic接合垫或引脚)203提供连接性以从外部电路(例如所展示的晶体、电压控制振荡器(vco)或其它时钟源)接收时钟信号clk，且pll206把输入时钟信号clkin提供到一或多个ffd电路210。在另一实例中，pll206在ic201外部，且输入接合垫203把输入时钟信号clkin提供到ffd电路或电路210的输入。在某些实施方案中，提供输出端子以把输出时钟信号clkout递送到外部电路(未展示)。

图3展示实例ffd电路210的进一步细节，ffd电路210包含动态分频器电路302、输出电路310、δ-σ调制器(dsm)320以及相位累加器电路326。图4展示包含图3的ffd电路210中的信号波形的信号图400。动态分频器302提供动态分频器电路302，其包含输入304以接收具有输入频率fin的输入时钟信号clkin。在一个实例中，动态分频器电路302响应于输入时钟信号clkin的可调整整数nk个循环的计数而在输出306和308处分别提供第一和第二相移脉冲输出信号p1和p2。动态分频器电路302包含提供第一脉冲输出信号p1的第一输出306。图4在402处展示第一脉冲输出信号p1，其包含第一(例如上升)边缘404a和第二(例如下降)边缘404b。在一个实例中，动态分频器电路302是计数器电路，其实施“nk”分频边缘计数器功能且在输入时钟信号clkin的第nk个上升边缘之后或响应于这个上升边缘而产生信号p1的第一边缘404a。在一个实例中，动态分频器电路302的第二输出308提供第二脉冲输出信号p2，展示为图4中的信号404。信号p2包含第一(例如，上升)边缘406a和第二(例如，下降)边缘406b。信号p2的第一上升边缘406a跟随输入时钟信号clkin的第nk个下降边缘的第一上升边缘。动态分频器电路302还包含控制输入以接收表示可调整整数nk的除数输入信号nk。

在某些实例中，动态分频器302充当边缘计数器，其仅计数输入时钟的上升边缘。在其它实例中，动态分频器电路仅计数输入时钟的下降边缘。在其它实例中，动态分频器电路302计数所有边缘(包含上升/下降边缘)。可使用动态分频器的任何操作模式。动态分频器电路302还可包含工作循环控制电路，从而为脉冲信号p1和p2提供一致工作循环。在所说明的实例中，动态分频器电路302提供具有大于输入时钟信号clkin(图4中的信号402)的全循环的脉冲宽度的脉冲输出信号p1和p2。在其它可能实施方案中，动态分频器电路302提供具有第一下降边缘404a和406a连同第二上升边缘404b和406b的第一和第二脉冲输出信号p1和p2。在其它可能实施方案中，动态分频器电路302仅把第一脉冲p1作为输入提供到相位内插器340，且输出电路310使用此输入产生其输出脉冲，所述输出脉冲具有数字可调整延迟/相位。在此实例中，第二脉冲p2可被用作如图3中描绘的时钟信号。在某些实施方案中，动态分频器电路把额外时序控制信号(未展示)提供到输出电路以用于计时、设置及复位其构成电路组件。

输出电路310包含第一输出312，其提供第一输出时钟信号clkout，说明为图4中的信号408。第一输出时钟信号clkout具有小于输入频率fin的第一输出频率fout，且clkout包含第一和第二(例如上升和下降)边缘408a和408b。另外，clkout信号输出电路310在脉冲输出信号p1和p2的第一边缘404a和406a之间提供clkout信号的第一边缘408a。在一些实例中，输出电路310包含工作循环恢复电路315，其根据相位内插器电路340的输出提供clkout信号。在此实例中，通过相位内插器电路340根据目标应用的抖动和杂波要求准确地产生上升边缘408a，而可通过工作循环恢复块在仅满足目标应用的工作循环要求的情况下较不准确地产生下降边缘408b。在某些实例中，输出电路310避免使用工作循环恢复315，且替代地并入整数分频器电路314，例如(在一个实例中)二分频电路以产生输出clkouta而不是clkout。整数分频器电路314从相位内插器电路340接收输出且包含第二输出312a，所述第二输出312a按小于第一输出频率fout的第二输出频率(例如，fout/2)提供第二输出时钟信号clkouta。在其它实例中，不同整数分频器314(例如四分频、八分频等)也是可行的。图4说明clkouta信号410包含第一(例如，上升)边缘410a和第二(例如，下降)边缘410b。

dsm电路320包含接收第二脉冲输出信号p2的时钟输入且因此按低于输入频率fin的频率来操作。dsm320包含提供dsm输出值mk的输出322和接收第一预定值α的第二输入。例如，ffd电路210还实施求和功能324和加法电路或编程指令以提供表示dsm输出值mk和第二预定值mp的总和的输入值si。在某些实施方案中，第一预定值α可经编程或配置。例如，图2中的ic201包含端子211作为一或多个配置输入以接收配置信号或值(图2中说明为“config”)，从而允许用户设置或配置第一预定值α以及第二预定值mp和如下文进一步论述的第三预定值mc。反过来，这些值设置ffd电路210的分数分频器比率。

相位累加器326包含接收步进输入值si的输入以及第一输出328a，第一输出328a耦合到分频器电路302的控制输入以提供除数输入信号nk来设置用于计数输入时钟信号clkin的边缘(上升或下降边缘或两者)的可调整整数计数器值。另外，相位累加器326包含第二输出328b，其把多位数字相位调整值bk提供到输出电路310以控制输出时钟信号clkout的第一边缘408a在脉冲输出信号p1和p2的第一边缘404a和406a之间的位置。一般来说，相位累加器326提供具有b个位的输出，其中在一个实例中，b＝10。

输出电路310使用相位调整值bk，以便执行相位内插以在p1和p2信号的边缘404a和406a之间的内插时间位置或点处产生第一输出时钟信号clkout的边缘。按此方式，ffd电路210提供大范围的可能分数除数或分频器比率以按任何所要频率提供输出时钟。在图3的实例中，第一输出时钟信号频率fout＝fin/(mc+(mp+α)2^-b)且第二输出时钟频率是fout/2。如在图3中所见，输出电路310的一个实例包含代码映射电路或校正映射器电路330(图式中标记为“代码映射器(codemapper)”)，例如根据相位调整值bk提供一或多个多位输出值332(展示为图3中的单个值)的查找表(lut)以及把模拟信号提供到相位内插器电路340的一或多个模/数转换器(dac，未展示)。实际上，相位内插器电路340可经受非线性。代码映射电路330和dac提供校准机制来补偿此相位内插器非线性。在10位相位内插器326的一个实例中，可使用13位dac，且实例查找表实施方案包含1024个行，其中每一行是将被两个dac中的一者使用的13位代码。代码映射电路330可使用合适值加以编程以针对相位内插器340及/或dac的任何非线性来校准电路210。在另一实例中，代码映射可使用比直接lut方法将使用的存储器大小小得多的存储器大小。可通过从较小存储器读取校正序列及通过使用校正序列修改输入代码以产生最终输出代码来完成此映射形式。相位内插器电路340耦合到动态分频器电路302以接收第一和第二脉冲输出信号p1和p2，且包含用于产生第一输出脉冲信号clkout的输出。在操作中，相位内插器电路340根据来自第一和第二dac的模拟输出信号来控制输出信号clkout的第一边缘408a在脉冲输出信号p1和p2的第一边缘404a、406a之间的位置。在某些实例中，代码映射电路330提供具有比相位调整值bk更长的位空白的多位输出。例如，图3中的代码映射电路330基于来自相位累加器电路326的10位相位调整值bk把13位输出332提供到dac。

在操作中，相位累加器电路326把相位调整值bk提供到输出电路310，输出电路310调整输出时钟边缘408a在p1和p2信号的第一边缘404a和406a之间的相位内插(pi)范围412内的位置。在图4的实例中，除数输入信号nk最初具有13个时钟步进的值，其中时钟步进是输入时钟clkin402的半个循环，输出时钟信号clkout408的对应第一边缘408a最初在第一边缘404a和406a之间约30％处。在下一输出时钟循环中，相位累加器326调整相位调整值bk以导致相位内插器342把上升输出时钟边缘定位得更靠近第二脉冲输出信号p2的第一边缘406a。此外，在此实例中，相位累加器326提供输出来设置整数除数信号nk以表示后续输出时钟循环的14个时钟步进。在图4中的下一输出时钟循环中，相位累加器电路326提供经更新相位调整值bk以把clkout信号408的上升边缘重新定位得更靠近p1脉冲输出信号404的第一边缘404a。

也参考图5，在一个实例中，使用步进累加器电路500实施相位累加器电路326。步进累加器电路500包含接收第二脉冲输出信号p2的时钟输入以及接收步进输入值si的输入。步进累加器电路500还包含第一步进累加器输出502以提供向前进位值(carryforwardvalue)qk，且第二步进累加器输出328b把相位调整值bk提供到输出电路310以控制第一时钟输出信号clkout的第一边缘408a在p1和p2信号的边缘404a和404b之间的时间位置。求和或加法电路或功能504使来自第一步进累加器输出502的向前进位值qk和第三预定值mc相加。在此实例中，相位累加器电路326的第一输出328b根据值qk和mc的和把除数输入信号nk提供到动态分频器电路302的控制输入。

如在图3及5中所见，输出电路310以及dsm320、相位累加器326和代码映射电路330通过p2信号来计时，且因此按与输入时钟信号clkin的输入频率fin相比较低的频率来操作。在一些实施方案中，动态分频器电路302可提供另一定时信号以被用作时钟而不是脉冲p2。此定时信号需要具有与脉冲p1和p2相同的速率但具有不同延迟或脉冲持续时间。因此，此设计提供相较于常规方法的优点，因为ffd电路210的组件电路310、320和326无需高速数字电路组件，且这些电路比在输入时钟clkin外操作的电路消耗更少功率。图3中的实例ffd电路210使用输入时钟信号clkin的下降和上升边缘来产生输出时钟信号clkout的边缘。在此情况中，动态分频器电路302对输入clkin执行边缘计数。在图4中描绘的所说明实例中，动态分频器电路302提供具有对应于输入时钟信号clkin的下降边缘的上升边缘的第一脉冲输出信号p1以及具有对应于输入时钟信号clkin的后续上升边缘的上升边缘的第二脉冲输出信号p2。在此实例中，第一和第二脉冲输出信号p1和p2提供具有比输入信号clkin的时钟循环更长的持续时间的脉冲。此外，如在图4中进一步展示，ffd电路210提供设置时间414以允许相位内插器电路340的输出的调整(例如安定此电路内利用的dac)，开始于p1脉冲输出信号的下一第一或上升边缘之前的第二脉冲输出信号p2的第二或下降边缘406b。电路210基于等于输入时钟信号clkin的周期tin(tin＝1/fin)的一半的时钟步进针对tin/2的时钟步进而操作，且输出时钟信号clkout具有1/fout的周期tout，其中fout＝2fin/(mc+(mp+α)2^-b)，如在图4中展示。

分别从第一和第二动态分频器电路输出306和308把输出信号p1和p2作为输入提供到相位内插器电路340。相位内插器电路340提供相位内插以在p1和p2脉冲输出信号的上升边缘之间产生在输出312处提供的输出时钟信号clkout的上升边缘。动态分频器电路302根据从相位累加器电路326的第一输出328a接收的可调整comp值nk来操作。在操作中，相位内插器电路340根据代码映射器输出332调整p1和p2的相应上升边缘之间的边缘位置。相位内插器根据来自根据p2的下降边缘操作(例如通过其计时)的代码映射电路330的值来操作。根据由相位累加器电路326提供的可调整整数除数值nk来控制p1信号中的连续脉冲之间的时间以及p2信号中的连续脉冲之间的时间。

用以产生输出时钟边缘的经由电路340的相位内插与分频器电路除数值nk的调整的组合在无需额外乘法器和除法器和/或与常规分数分频器方法相关联的额外pll电路的情况下通过ffd电路210提供分数分频。在一个实例中，动态分频器电路302包含高速数字电路以把干净边缘提供到脉冲输出信号p1和p2。ffd210中的其余电路不需要包含高速数字电路组件，因为这些组件按较低(例如，分频)输出频率fout来操作，例如通过图3的实例中的p2来计时。此外，其余ffd组件按较低输出频率fout的操作促进ffd电路210的低功率操作。参数α、mp和mc界定ffd电路210的有效分数分频比率且可由用户界定，例如通过编程如图2中展示的单个ffd电路210或多通道分频器系统201的ic实施方案，其中ic201包含合适引脚或接合垫，从而允许参数α、mp和mc的配置或编程。在所说明的实施方案中，mc是界定大(large或big)步进以使值nk前进的整数值，且参数mp是界定小步进以调整图5中的步进累加器电路500的输入的整数。在一个实例中，参数α是表示0和1之间的真实值的可编程值。实际上，参数α由固定点表示。表示此参数的固定点准确度将依据ppm(百万分率)或ppb(十亿分率)等界定最终输出频率分辨率。实际上，通过借助用户输入而配置参数α、mp和mc来设置ffd电路210的分数分频比率，或在某些实例中可预设这些值。

相位内插器340根据p1和p2脉冲输出信号产生输出时钟信号clkout。在一个实例中，相位内插器电路340可为正交相位内插器。在相位内插器电路340内部部署两个dac电路，其中第一和第二dac电路接收相应信号p1和p2的多位输出且单独把模拟输出信号提供到相位内插电路340以控制输出信号clkout的第一边缘410a在脉冲输出信号p1和p2的第一边缘404a和406a之间的位置。实际上，相位内插器电路340和其构成dac可增加某一非线性等级，且代码映射电路330具有第一和第二13位输出，所述第一和第二13位输出把13位输出值提供到相应dac以促进此相位内插器非线性的校准。在一个实例中，dac把电流信号提供到相位内插器内的电路，以便根据对应代码映射电路值提供经校准偏移电流量以适应相位内插器电路340的相位非线性。由代码映射电路330提供的dac代码控制提供到相位内插器电路340的模拟信号以调整输出时钟边缘在p1和p2信号的对应边缘之间的位置。在一个实例中，代码映射电路330从相位累加器电路326的第二输出328b接收10位输入值bk。一般来说，相位累加器326提供具有长度“b”的数字输出信号bk，其中在所说明的实例中，b＝10个位。代码映射电路330按较高位分辨率(例如，13个位)提供dac代码输出。这允许更精细地控制输出时钟边缘和对应p1和p2信号的边缘之间的时域距离。在对应p2脉冲信号的下降边缘之后，电路210提供图4中的设置时间414以允许经更新代码映射电路值针对后续相位内插改变dac的操作。

输入时钟信号clkin界定具有半个时钟循环(tin/2)的粒度的时间格，其界定电路210的操作的时钟步进。对于具有某工作循环失真等级的输入时钟，完整时钟循环(tin)可在其它实施方案中替代地用作时钟步进。边缘计数器电路302有效计数给定数目nk个时钟边缘或时钟步进，且从其先前上升边缘输出具有上升边缘nk时钟步进的工作循环脉冲p1。如先前提及，参数nk不固定且可通过相位累加器电路326来更新。第二输出脉冲信号p2从p1相移一个时钟步进。最终输出时钟的理想边缘将在p1和p2的两个上升边缘之间的某处，以便适应ffd电路210的潜在复杂分数除数比率。

在一个实例中，相位内插器340是由建立p1和p2的两个上升边缘404a和406a之间的高分辨率时间格的两个dac控制的线性相位内插器。13位dac的时间格具有时钟步进除以2^b的粒度(例如相位内插器步进或pi步进)，其中b是相位内插器的有效分辨率(例如在上述实例中，b＝10)。由相位内插器340使用边缘计数器302产生输出时钟边缘，且以pi步进的分辨率产生输出时钟边缘408a的相位内插。例如，具有可靠50％工作循环的5ghz输入时钟将建立100ps的时钟步进，其和10位(b＝10)pi步进组合以提供小于100fs的最终时间调整粒度。由于ffd电路210可用于潜在的任何除数比率和输入时钟频率fin，所以理想地对输出频率fout没有限制。实际上，所要输出时钟将不必保持在此高分辨率时间格上，且输出时钟信号clkout的所产生输出边缘408a和408b上可存在某量化噪声电平。

dsm320促进实现所要输出频率fout且还帮助把量化噪声功率的大部分推出所要频率偏移频带(例如10khz到10mhz)。在操作中，dsm320按pi步进等级执行抖动且根据其所采用的顺序和架构提供适当噪声整形等级且提供具有等于预定值α的时间平均值的抖动序列。相位累加器电路326控制动态分频器参数nk，且还通过相位调整值bk和代码映射电路330来产生相位内插器340的适当相位调整值。在操作中，相位累加器电路326向前移动mc个时钟步进和mp+mk个pi步进，其中mk是第k个边缘处的δ-σ调制器输出。随时间推移，mk序列的平均值收敛到输入值α。在一个实施方案中，α是0和1之间的多位值，其表示pi步进的剩余分数部分，且mp和mc分别是时钟和pi步进的小步进大小和大步进大小。所说明的实例中的相位累加器时钟步进是tin/2，且pi步进是时钟步进/2^b。在每一输出时钟循环tout中，电路326向前前进mp+mk个相位步进和mc个时钟向前步进。累加器的当前内容递增步进输入si＝mp+mk。相位调整值bk＝mod(bk-1+mp+mk,2^b)，其中bk-1是来自先前循环的值bk。在此实例中，向前进位值qk＝|(bk-1+mp+mk)/2^b|。电路210针对第k个输出边缘向前移动nk＝mc+qk个时钟步进。在一个实例中，相位内插器电路340提供上升边缘的准确产生。如先前论述，整数分频器电路314可用于确保所产生的输出频率fout/2上具有较小或不具有工作循环失真。在其它实例中，把第一输出时钟信号clkout提供到接收电路，且输出电路310可包含合适电路以确保下降边缘在规定的可接受工作循环范围内。

在一个实例中，相位内插器电路340包含斜率调整电路(未展示)以根据第一脉冲输出信号p1的边缘404a产生第一倾斜信号及根据第二脉冲输出信号p2的边缘406a产生第二倾斜信号。在此实例中，相位内插器电路340根据倾斜信号产生第一输出时钟信号clkout的第一边缘408a。相位内插器340可包含使用正弦波或50％工作循环波形操作的常规相位内插器电路。在此方法中，相位内插器电路340直接使用输入时钟(例如象限信号)的多个相位且动态分频器电路302提供具有类似于脉冲信号p1的形状的边缘选择脉冲。通过and门(未展示)把边缘选择信号施加到内插波形以让波形的所要边缘通过。在缺少此条件的其它实例中，斜率调整电路可用于促进非50％工作循环波形p1和p2的相位内插。在一个实例中，此斜率调整电路可包含rc电路或其它合适电路以产生在p1和p2的边缘处具有足够斜率等级的倾斜信号以促进电路430中的适当相位内插。倾斜信号的振幅内插提供相位/时间内插功能。在一个实例中，通过切换晶体管电路使用固定电流源(未展示)给电容器充电而产生边缘。在脉冲p1和p2的接通时间期间，给对应斜率调整电路充电，且在p1和p2断开时间期间，使斜率调整电路放电以提供倾斜信号。另一实例仅使用p1脉冲作为相位内插器电路340的输入且使用电压dac(未展示)调整倾斜信号的起始电平。使用此方法，通过代码映射电路330的输出来控制dac值，且不同dac电平导致所产生的倾斜信号的不同电平交叉时间。在此方法中，相位内插器电路340执行为数字/相位转换器，因为其仅使用一个输入且因此实际上不执行内插。对于充电电路的足够大的rc时间恒定值，此斜率电路产生所要线性斜率。相位内插器电路340和其构成组件的带宽经设计成足够大以确保输出在信号p2的下降边缘406b和p1的下一上升边缘之间稳定。所得p1和p2工作循环放宽相位内插器电路340的速度要求。

如先前提及，所揭示的实例提供使用直接分数分频且避免使用输出分频器的ic201、分频器系统200和ffd电路210。反过来，这促进低功率紧凑设计，所述设计是稳健的且通过在任何处理之前使用应用到高速输入时钟的边缘计数器302而提供大范围的除数值。与具有固定计数模块的分频器相比，电路210中的边缘计数器参数nk不固定且可从一个输出边缘改变为下一输出边缘。此外，无需象限内插，且仅两个相位p1和p2被产生及用于电路210中的相位内插，而不是像一些常规方法中那样产生用于相位内插的若干相位(例如4到8个)。二相工作循环操作避免在其它多相方法中使用的相位复用或切换的要求。因此，整体操作在很大程度上不具有假信号(glitch)且此对复杂性减小具有双重效应，这是因为无需相位复用/切换且所述操作不具有假信号且无需假信号移除电路。

此外，实现低功率消耗，且除边缘计数器302之外，其余构成电路310、320和326无需使用高速输入时钟来工作(替代地这些电路通过p2来计时，在上文展示的一些实例中，p2处于输出时钟频率的1倍或2倍的速率)。另外，工作循环脉冲输出信号p1和p2的使用可提供足够大的过渡时间以放宽在相位内插器电路340内采用的构成dac组件的速度要求。此外，如在图1中利用但在图2中移除的输出整数分频器的移除避免相关联的相位噪声和杂波折叠效应。因此，所揭示的实例可完全受益于δ-σ调制器320的噪声整形能力且对其顺序不具有任何限制(除其复杂性之外)。在操作中，所揭示的实例提供低功率、低复杂性的解决方案，同时在完全分数时钟分频的相位噪声和杂波等级方面实现高性能以促进高准确度，其具有约十亿分之0.01(ppb)且比输入时钟更小的分辨率以及在10khz到20mhz的频带内的小于130fsrms的积分时域抖动及相对于主时钟载波功率的-100dbc的杂波等级。

上述实例仅说明本发明的各种方面的若干可能实施例，其中所属领域的技术人员在阅读并理解本说明书和附加附图后将会想到等效替换和/或修改。在权利要求书的范围内可以对所描述的实施例进行修改，且其它实施例是可行的。