本节旨在提供与理解本文所述的各种技术相关的信息。正如本节的标题所暗示的，这是对相关技术的讨论，其绝不暗示它是现有技术。通常，相关技术可以被认为是或者可以不被认为是现有技术。因此，应当理解的是，本节中的任何陈述应当从这个角度来阅读，而不作为对现有技术的任何承认。
在现代电路设计中，存储器和相关机制支持用于位单元核心(vddce)和外围电路(vddpe)的双电压轨。与vddpe相比，vddce降低受位单元保持电压的限制并被保持在更高的电压处。然而，vddpe降低通常受内部电路的限制。通常，vddpe可能会限制芯片的节能。大范围电平转换可能需要将存储器内的所有输入的电平从低vddpe域转换到更高vddce域，这可以使vddpe能够低于vddce。然而，缺点是这种实现可能会对通过存储器内的电平转换器的所有信号造成延迟处罚，这可能导致定时劣化，例如存储器存取时间和输入引脚建立时间。
附图说明
本文参考附图描述了各种技术的实现。然而，应当理解，附图仅示出了本文所描述的各种实现，并不意味着限制本文所描述的各种技术的实施例。
图1示出了根据本文描述的实现的使用具有旁路的电平转换电路的存储器电路的图。
图2示出了根据本文描述的实现的具有旁路的电平转换电路的示意图。
图3示出了根据本文描述的实现的用于制造具有旁路的电平转换电路的方法的过程图。
具体实施方式
本文描述的各种实现涉及并针对用于实现具有旁路的电平转换电路的方案和技术。例如，本文中所描述的各种实现提供与用于将来自第一电压域的输入信号转变为第二电压域的输出信号的电平转换电路相关联的方案和技术，并且包括用于基于旁路控制信号来激活和解激活所述电平转换电路的旁路开关电路。此外，在一些情况下，本文提供的方案和技术可以提供具有可编程旁路的高速电平转换器。因此，本文描述的各种实现可以提供可靠电路，其通过实现用于高速应用的可编程旁路选项而允许在存储器电路中进行大范围电平转换。
因此，现在将参考图1-3来描述用于提供具有旁路的电平转换电路(或电平转换器)的各种实现。
图1示出了根据本文描述的各种实现的使用具有旁路控制功能的电平转换电路(ls)的存储器电路100的框图。如图所示，存储器电路100可以包括关联电路，诸如，例如输入电路102、解码器电路104和来自存储器核心阵列的输出106，其可以在各种类型的存储器应用(诸如，例如随机存取存储器(ram)和/或包括任何类型的易失性和非易失性存储器的任何其他类型存储器)中实现为集成电路(ic)。在这种情况下，存储器电路100可以被实现为具有单轨或双轨存储器架构的ic。在其他情况下，存储器电路100可以与各种类型的计算电路和/或各种相关组件集成在单个芯片上。此外，存储器电路100可以在用于各种电子器件和移动应用的嵌入式系统中实现。
如图1所示，输入电路102可以接收信号输入(si)以及一个或多个地址信号输入(a0，a1，...，an)。输入电路102可以包括可以接收相应信号输入(s1，a0，a1等)并提供电平转换输出或旁路信号输出的电平转换电路(ls_0，ls_1，ls_2)。电平转换电路(ls_0，ls_1，ls_2)可以被配置成将来自第一电压域的输入信号(s1，a0，a1等)转变为第二电压域的输出信号，此外，电平转换电路(ls_0，ls_1，ls_2)可以包括用于基于旁路控制信号来激活和解激活电平转换电路(ls_0，ls_1，ls_2)的旁路开关电路。下面将参考图2进一步描述电平转换电路(ls_0，ls_1，ls_2)。第二电压域可以不同于第一电压域。例如，在一些实现方式中，可以从片上系统(soc)逻辑电压源(vddsoc)得到第一电压域，且可以从核心电压源(vddce)或在某些情况下从外围电压源(vddpe)得到第二电压域。
存储器电路100可以包括用于单端口的存储器宏，其具有一个或多个扫描多路复用器m0、m1，一个或多个锁存器ph1、ph2以及解码器d1，被布置为接收信号输入(s1，a0，a1等)。第一扫描多路复用器m0可以接收信号输入(si)和第一地址信号(a0)作为电平移位信号。第一扫描多路复用器m0可以将第一地址信号(a0)或信号输入(si)提供给锁存器ph2_0，且锁存器ph2_0可以基于时钟信号(clk)接收第一地址信号(a0)或信号输入(si)并将其提供给锁存器ph1_0和解码器d1。锁存器ph1_0可以基于时钟信号(clk)接收第一地址信号(a0)或信号输入(si)并将其提供给第二扫描多路复用器m1。
第二扫描多路复用器m1可以接收第二地址信号(a1)，然后基于时钟信号(clk)将第一地址信号(a0)、信号输入(si)或第二地址信号(a1)提供给另一锁存器ph2_1。锁存器ph2_1可以基于时钟信号(clk)接收第一地址信号(a0)、信号输入(si)或第二地址信号(a1)并将其提供给另一锁存器ph1_1和解码器d1。此外，如图所示，锁存器ph1_1可以基于时钟信号(clk)接收第一地址信号(a0)、信号输入(si)或第二地址信号(a1)并将其作为输出提供给另一扫描多路复用器mn(未示出)。
存储器核心阵列106的输出可以包括电平转换电路(ls_3)和输出驱动器(od)。如图所示，可以由解码器d1接收从锁存器ph1_0、ph1_1接收的一个或多个信号(s1，a0，a1等)，并且解码器d1可以将解码后的信号提供给电平转换电路(ls_3)。电平转换电路(ls_3)可以被配置为在第一电压域和第二电压域之间转变输入信号(s1，a0，a1等)，并且电平转换电路(ls_3)可以包括用于基于旁路控制信号来激活和解激活电平转换电路(ls_3)的旁路开关电路，如下面参考图2所述。此外，如图所示，来自存储器核心阵列106的输出的输出驱动器(od)可以从电平转换电路(ls_3)接收电平转换信号并提供可以包括最终电平转换输出的输出信号(out)。
在一些实现中，解码器电路104可以包括具有一个或多个d触发器(dff)的扫描单元。通常，dff是正边沿(posedge)触发的存储器件。在内部，一些dff可以设置有ph2d锁存器(例如，当时钟为低时锁存器打开)和ph1d锁存器(例如，当时钟为高时锁存器打开)。dff的输出q可以用作扫描输出(so)信号。如图1所示，解码器电路d1可以被配置为具有一个或多个多路复用器(mux)、ph2d锁存器和ph1d锁存器的mux-dff型扫描单元。
关于ram型宏中的捕获和寻址输入，可以通过根据时钟的每个上升沿处理单个业务来描述存储器。例如，为了在基于扫描的测试期间捕获地址输入，可以将ph1锁存器添加到现有的数据路径，如图1所示。ph2锁存器可以是当现有的数据路径中的位单元被处理时保持地址值的功能性锁存器(即，当时钟为高电平时启动存储器位单元业务)。ph1锁存器可以提供用于寻址的有效扫描dff，并且在这种情况下，图1中的解码器电路d1可以被称为ram地址观察单元。
图2示出了根据本文描述的实现的具有旁路晶体管p4的电平转换电路200的图。图2提供了电平转换器电路，其利用针对高速应用的可编程旁路选项允许大范围的电平转换。此外，图2还提供了具有输入/输出引脚的电平转换器电路的原理图，例如，输入信号na(vddsoc域)、作为反相输入的输入信号a(vddsoc域)、作为用于接通/关断旁路特性的输入的旁路信号nbyp(vddce域)以及作为针对na的电平转换输出信号的输出信号y(vddce域)。
当在各种类型的存储器应用中使用时电路200可以实现为集成电路(ic)，例如，针对随机存取存储器(ram)和/或任何其他类型的存储器，包括任何类型的易失性和非易失性存储器的扫描单元。电路200可以被实现为具有单轨或双轨存储器架构(例如，单端口或双端口存储器架构)的ic。电路200可以与各种类型的计算电路和/或各种相关组件集成在单个芯片上。电路200可以在用于各种电子和移动应用的嵌入式系统中实现。作为集成电路(ic)的电路200可以被配置用于存储器应用，所述存储器应用支持大范围电平转换以实现在多个电压域中的动态电压频率缩放。
图2示出了用于将来自第一电压域的输入信号(a)转变为第二电压域的输出信号(y)的电平转换电路200。如所示出，电平转换电路200可以执行旁路开关电路202，以用于基于旁路控制信号(nbyp)来激活和解激活电平转换电路200。第二电压域可以不同于第一电压域。例如，可以从片上系统(soc)逻辑电压源(vddsoc)得到第一电压域，且可以从核心电压源(vddce)或在某些情况下从外围电压源(vddpe)得到第二电压域。
在一些实现中，电平转换电路200可以包括多个晶体管(p0、p1、p2、p3、n0、n1)，其被布置用于将来自第一电压域的输入信号(a)转变为第二电压域的输出信号(y)。如图所示，多个晶体管(p0、p1、p2、p3、n0、n1)可以包括多个p型金属氧化物半导体(pmos)晶体管(p0、p1、p2、p3)和多个n型mos(nmos)晶体管(n0、n1)，其可以被布置用于将来自第一电压域的输入信号(a)转变为第二电压域的输出信号(y)。
如图2所示，晶体管p0、p2、n0可以串联耦接(即，堆叠)在第一电源电压(vdd)和第二电压源(vss或gnd)之间，并且晶体管p1、p3、n1可以串联耦接(即，堆叠)在第一电源电压(vdd)与第二电压源(vss或gnd)之间。晶体管p2、n0可以经由其栅极接收输入信号(a)，并且第一节点(node_1)可以设置在它们之间。晶体管p3、n1可以经由其栅极接收互补输入信号(na)，并且第二节点(node_2)可以设置在它们之间。此外，如图2所示，晶体管p0、p1可以经由第一节点(node_1)和第二节点(node_2)交叉耦接。此外，如图所示，输出信号(y)可以经由第二节点(node_2)被提供为输出。
旁路开关电路202可以包括耦接到电平转换电路200的至少一个旁路晶体管p4。如图所示，旁路晶体管p4可以用pmos晶体管来实现。然而，在其他实现中，旁路晶体管可以用nmos晶体管来实现。旁路晶体管p4可以作为用于基于旁路控制信号(nbyp)来激活和解激活电平转换电路200的开关操作。如图2所示，旁路晶体管p4可以设置在第一电压源(vdd)和第三节点(node_3)之间，其中所述第三节点设置在晶体管p1、p3之间。
在一些情况下，当旁路控制信号nbyp为逻辑0时，旁路晶体管p4导通，且允许vdd通过p4到达node_3。可以假定在输入引脚(a)转变之前，nbyp引脚将已呈现正确的逻辑状态。有时，存储器的任何输入引脚都可以直接连接到na输入。当na为逻辑0时，vdd通过p3到达node_2，即输出y，如图2所示。因此，电平转换电路200的有效延迟可以是单级延迟(即，na→y)。在其他情况下，当旁路控制信号nbyp为逻辑1时，旁路晶体管p4断开，且基于node_1的逻辑状态，允许vdd通过p4到达node_3。因此，电平转换电路200的有效延迟可以是多级延迟，例如，三级延迟(即，na→a，a→node_1，node_1→node_3)。
在一些情况下，利用旁路开关电路202解激活电平转换电路200通过为输入信号(a)传播通过集成电路提供更快的路径，提高了集成电路的速度性能。此外，利用旁路开关电路202解激活电平转换电路200通过允许输入信号(a)绕过电平转换电路200，减少了集成电路的定时延迟。在其他情况下，利用旁路开关电路202激活电平转换电路200通过使输入信号(a)通过电平转换电路200，增加了集成电路的定时延迟。
电平转换器电路200的一个优点在于在soc不使用dvfs(动态电压和频率缩放)的时间期间(其中vddsoc＝vddce且存储器ppa(功率、性能和面积)可可以是重要的)，可以使用可引脚编程选项来接通旁路晶体管。在这种情况下，晶体管栅极可以耦接到nbyp引脚输入，其可以由soc控制。此外，在一些情况下，接通旁路晶体管可以为输入信号传播通过电路提供更快的路径，由此减少可能通过没有旁路选项的传统电平转换器所用的定时延迟。
此外，参考图1，在旁路模式开启期间，电平转换电路(ls)可以具有单级延迟处罚，并且在旁路模式关闭期间，电平转换电路(ls)可以具有多级延迟(例如，2级或3级延迟处罚)。总的来说，从存储器定时的角度来看，在ppa拐角处，旁路选项可以被接通，从而减少与输入电路102处的设置时间和输出out处的存储器存取时间(clk-to-q)有关的定时延迟处罚。
图3示出了根据本文所述的实现的用于制造具有旁路的电平转换电路的方法300的过程流程图。
应当理解，即使方法300可以指示操作执行的特定次序，在一些情况下，操作的各种特定部分也可以以不同的次序并且在不同的系统上执行。在一些情况下，可以向方法300添加附加的操作和/或步骤和/或可以从方法400省略附加的操作和/或步骤。此外，方法300可以在硬件和/或软件中实现。如果以硬件实现，诸如例如上文参考图1-2所述，方法300可以用各种电路组件实现。如果以软件实现，方法300可以被实现为可被配置为执行如本文所述的具有旁路的电平转换电路的程序或软件指令进程。此外，如果在软件中实现，则与实现方法300相关的各种指令可以存储或记录在各种类型的存储器中。例如，具有处理器和存储器的计算机、服务器或各种其他类型的计算设备可以被配置为执行方法300。
参照图3，方法300可以用于制造和实现具有旁路的电平转换电路。在一些实现中，在框310处，方法300可以制造用于支持大范围电平转换以实现在多个电压域中的动态电压频率缩放的集成电路。
在框320处，方法300可以制造具有多个晶体管的电平转换电路，所述多个晶体管被布置用于将第一电压域的输入信号转变为不同于第一电压域的第二电压域的输出信号。第一电压域可以从逻辑电压源(vddsoc)得到。第二电压域可以从核心电压源(vddce)得到，或者在一些情况下，可以从外围电压源(vddpe)得到。电平转换电路可以使用多个晶体管，其被布置用于将来自第一电压域的输入信号转变为第二电压域的输出信号。多个晶体管可以包括pmos和nmos晶体管，其被布置用于将来自第一电压域的输入信号转变为第二电压域的输出信号。
在框330处，方法300可以利用至少一个旁路晶体管来制造旁路开关电路，旁路晶体管作为用于基于旁路控制信号来激活和解激活电平转换电路的开关操作。在一些情况下，利用旁路开关电路解激活电平转换电路可以通过为输入信号传播通过集成电路提供更快的路径，提高了集成电路的速度性能。旁路开关电路可以包括耦接到电平转换电路的至少一个旁路晶体管。
本文描述了集成电路的实现。集成电路可以包括用于将来自第一电压域的输入信号转变为第二电压域的输出信号的电平转换电路。集成电路可以包括用于基于旁路控制信号来激活和解激活电平转换电路的旁路开关电路。
本文描述了集成电路的实现。集成电路可以包括具有多个晶体管的电平转换电路，所述多个晶体管被布置用于将来自第一电压域的输入信号转变为不同于第一电压域的第二电压域的输出信号。集成电路可以包括具有旁路晶体管的旁路开关电路，旁路晶体管作为用于基于旁路控制信号来激活和解激活电平转换电路的开关操作。
本文描述了用于制造集成电路的方法的各种实现。所述方法可以包括制造具有多个晶体管的电平转换电路，所述多个晶体管被布置用于将来自第一电压域的输入信号转变为不同于第一电压域的第二电压域的输出信号。所述方法可以包括制造具有旁路晶体管的旁路开关电路，旁路晶体管作为用于基于旁路控制信号来激活和解激活电平转换电路的开关操作。此外，利用旁路开关电路解激活电平转换电路可以通过为输入信号传播通过集成电路提供更快的路径，提高了集成电路的速度性能。
应当意图的是，权利要求的主题不限于本文提供的实现和说明，而是包括那些实现的修改形式，其包括根据权利要求的不同实现的实现的部分和元素的组合。应该理解在任何这种实现的开发中，如在任何工程或设计项目中，必须做出许多实现特定的决定以达到开发者的特定目标，例如服从与系统相关和业务相关的约束，这可能在实现之间不同。此外，应理解这种开发尝试可能是复杂的并消耗时间的，但依然是具有本公开的益处的本领域普通技术人员惯用的设计、制作和制造。
已经详细参考了各种实现，其示例在附图和图中示出。在下面的详细描述中，阐述了许多具体细节以提供对本文提供的公开的透彻理解。然而，本文提供的公开可以在没有这些具体细节的情况下实施。在一些其他实例中，没有详细描述公知的方法、过程、组件、电路和网络，以避免不必要地使实施例的细节模糊不清。
还应当理解，虽然本文可以使用术语第一、第二等来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用来将元件彼此区分。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。第一元件和第二元件二者分别是元件，但是它们不被认为是相同的元件。
本文提供的本公开的描述中使用的术语是为了描述特定实现的目的，并不旨在限制本文提供的公开。除非上下文另有明确说明，否则如本文提供的公开的描述和所附权利要求中使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式。如本文所使用的术语“和/或”是指并且包括一个或多个相关联的所列项目的任何一个和所有可能的组合。术语“包括”、“包含”、“含有”和/或“具有”在本说明书中使用时，指定所陈述的特征、整体、步骤、操作、元素和/或组件的存在，但是并没有排除一个多个其它特征、整体、步骤、操作、元素、组件和/或其组合的存在或附加。
如本文所使用的，取决于上下文，术语“如果”可以被解释为意指“当......时”或“在......时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定”或“如果检测到[所陈述的条件或事件]”可以被解释为意指“在确定时”或“响应于确定”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。术语“上”和“下”；“更高”和“更低”；“向上”和“向下”；“下面”和“上面”；以及指示在给定点或元件上方或下方的相对位置的其他类似术语可结合本文所述的各种技术的一些实现来使用。
虽然前述内容针对本文所描述的各种技术的实现，但可以根据本文的公开内容设计其他及进一步的实现，其可以由后面的权利要求确定。
尽管已经以对结构特征和/或方法动作特定的语言描述了主题，但是应当理解的是，在所附权利要求中限定的主题不必受限于上面描述的特定特征或动作。相反，上面描述的特定特征和动作是作为实现权利要求的示例形式而公开的。