防止锁相环时钟过冲的电路的制作方法

本实用新型涉及锁相环领域，尤其涉及一种防止锁相环时钟过冲的电路。

背景技术：

锁相环路是一种反馈控制电路，称为锁相环(Phase-Locked Loop，简称PLL)。他利用外部输入的参考信号控制环路内部振荡信号的频率和相位。在处理电子信号过程中，因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常广泛应用于闭环跟踪电路。在时钟领域，时钟锁相环被广泛应用于时钟的生成。

通常来说，PLL时钟锁定后，由于反馈时钟与输入时钟的相位差稳定，因此能够输出稳定的时钟。当我们要改变PLL的输出频率Fout时，只需改变分频器对应的系数。众所周知，描述二阶锁相环的方程是一个二阶非线性微分方程(观察锁定过程)。二阶锁相环系统中压控振荡器VCO可以看成是一个理想的积分器。所以从系统的角度来看，如果低通滤波器LPF是一阶的，则锁相环PLL可以看成一个二阶系统。对一个二阶系统而言，存在固有频率ωn、阻尼系数ξ。如果突然改变系统内部的参数都将根据系统的特性发生一次本征的阻尼振荡。在同样的LPF条件下，VCO灵敏度越高，ξ越小，锁定很快，但是阻尼振荡的幅度就愈大；ξ越大，阻尼振荡的幅度就愈小，大于1时就没有阻尼振荡，但是锁定时间变得很长。由于阻尼因子无法准确控制，而通常PLL需要尽快锁定，因此输出存在一定幅度的振荡阻尼振荡。

当系统改变分频比后，PLL需要重新锁定，锁定行为需要一定时间。锁定时间受环路带宽、锁定开始和结束的频率、阻尼因子等影响。一般PLL，在锁定范围内的其二阶响应特性用阻尼因子表征。较快的锁定，阻尼因子小，出现较大的过冲；即使选取普通的阻尼因子0.45到0.7，也还是存在一定程度的过冲。

在SOC系统中，为了低功耗，普遍采用动态自适应电压调整技术DAVS。在一定范围内，电压越高，CPU能跑的最高频率越高，计算处理能力越高，功耗也更高。不同任务对CPU的计算能力的需求是不同的，一个简单的控制类任务仅需要很低频率，而一个复杂的视频编解码算法却需要很高频率。根据任务类别不断调整频率并且调低电压，能够大幅降低功耗。假如CPU在1V下，最高工作频率仅为770MHz，那么上面PLL的过冲频率780MH就会导致系统出错。为了不让系统崩溃，就要求调高电压。在留有安全裕度的情况下，要将电压调整到一个能让系统工作到更高频率(例如1.05V，800MHz)，但这样的处理方式会导致功耗的增加。

技术实现要素：

基于以上问题，本实用新型提出一种防止锁相环时钟过冲的电路，可以有效解决过冲问题，同时保护期间输出的时钟依然可以满足系统需求，从而保障了系统效能。

本实用新型是这样实现的，一种防止锁相环时钟过冲的电路，包括：

锁相环、状态检测模块和安全降频模块，所述状态检测模块的第一输入端与所述锁相环的输入端用于输入所述锁相环的输入信号，所述状态检测模块的第二输入端与所述锁相环的反馈端连接，用以输入所述锁相环的反馈信号，所述状态检测模块的输出端与所述安全降频模块的控制端连接，用于输出状态信号至所述安全降频模块，所述安全降频模块的输入端与所述锁相环的输出端连接，所述安全降频模块的输出端用于输出时钟信号。

可选地，所述状态检测模块采用交叉延时锁存结构。

可选地，所述状态检测模块包括：第一延时器、第二延时器、第一D触发器、第二D触发器和与门，其中，所述第一延时器的输入端及所述第二D触发器的数据输入端用于输入所述锁相环的输入信号，所述第一延时器的输出端连接所述第一D触发器的时钟端，所述第一D触发器的数据输入端及所述第二延时器的输入端用于输入所述锁相环的反馈信号，所述第一D触发器的数据输出端连接所述与门的第一输入端；所述第二延时器的输出端连接所述第二D触发器的时钟端，所述第二D触发器的数据输出端连接所述与门的第二输入端，所述与门的输出端与所述安全降频模块的控制端连接，用于输出状态信号至所述安全降频模块。

可选地，所述状态检测模块包括：异或门、脉冲吞噬模块和反相器，所述异或门的第一输入端用于输入所述锁相环的输入信号，所述异或门的第二输入端用于输入所述锁相环的反馈信号，所述异或门的输出端与所述脉冲吞噬模块连接，所述脉冲吞噬模块的输出端与所述反相器的输入端连接，所述反相器的输出端与所述安全降频模块的控制端连接，用于输出状态信号至所述安全降频模块。

可选地，所述状态检测模块包括：异或门、电阻、电容和反相器，所述异或门的第一输入端用于输入所述锁相环的输入信号，所述异或门的第二输入端用于输入所述锁相环的反馈信号，所述异或门的输出端与所述电阻的一端连接，所述电阻的另一端分别与所述电容的一端以及所述反相器的输入端连接，所述电容的另一端接地，所述反相器的输出端与所述安全降频模块的控制端连接，用于输出状态信号至所述安全降频模块。

可选地，所述状态检测模块包括：异或门、延时单元、与门和反相器，所述异或门的第一输入端用于输入所述锁相环的输入信号，所述异或门的第二输入端用于输入所述锁相环的反馈信号，所述异或门的输出端分别与所述延时单元的输入端和所述与门的第一输入端连接，所述延时单元的输出端与所述与门的第二输入端连接，所述与门的输出端与反相器的输入端连接，所述反相器的输出端与所述安全降频模块的控制端连接，用于输出状态信号至所述安全降频模块。

可选地，所述状态检测模块包括：异或门、PMOS管、NMOS管和电容，所述异或门的第一输入端用于输入所述锁相环的输入信号，所述异或门的第二输入端用于输入所述锁相环的反馈信号，所述异或门的输出端分别与PMOS管及NMOS管的栅极连接，所述PMOS管的源极分别与电源端和所述电容的一端连接，所述NMOS管的源极与地之间连接一个恒流源，所述PMOS管和NMOS管的漏极相连接后，与所述电容的另一端连接，并作为所述状态检测模块的输出端与所述安全降频模块的控制端连接，用于输出状态信号至所述安全降频模块。

可选地，所述安全降频模块包括降频装置和切换开关，其中，所述降频装置的输入端及所述切换开关的第一输入端用于输入所述锁相环的输出信号，所述降频装置的输出端连接所述切换开关的第二输入端，所述切换开关的控制端连接所述状态检测模块的输出端，所述切换开关的输出端用于输出时钟信号。

可选地，所述锁相环包括鉴相器、低通滤波器、压控振荡器和环路分频器，所述锁相环的输入端为所述鉴相器的第一输入端，所述锁相环的反馈端为所述环路分配器的输出端与所述鉴相器的第二输入端连接，所述鉴相器的输出端与所述低通滤波器的输入端连接，所述低通滤波器的输出端与所述压控振荡器的输入端连接，所述锁相环的输出端为所述压控振荡器的输出端分别与所述安全降频模块的输入端以及所述环路分频器的输入端连接。

可选地，所述锁相环还包括后分频器，所述的防止锁相环时钟过冲的电路还包括：控制检测模块，用于获取后分频控制信号并判断所述后分频控制信号是否发生变化，所述控制检测模块输出端与所述状态检测模块连接；状态检测模块，用于在所述后分频控制信号发生变化时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态，所述锁相环的状态包括锁定状态和失锁状态。

可选地，所述控制检测模块包括第三延时器及同或门，其中，所述第三延时器的输入端及所述同或门的第一输入端用于输入所述后分频控制信号，所述第三延时器的输出端连接所述同或门的第二输入端，所述同或门的输出端与所述状态检测模块连接。

可选地，所述压控振荡器为多频段的压控振荡器，所述的防止锁相环时钟过冲的电路还包括：控制检测模块，用于获取压控振荡器的频段控制信号并判断所述频段控制信号是否发生变化，所述控制检测模块与所述状态检测模块连接；所述状态检测模块，用于在所述频段控制信号发生变化时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态，所述锁相环的状态包括锁定状态和失锁状态。

优选地，所述安全降频模块的控制端还用于获取所述频段控制信号，所述安全降频模块根据所述控制端获取的所述状态信号和所述频段控制信号控制降频处理。

可选地，所述控制检测模块包括第三延时器及同或门，其中，所述第三延时器的输入端与所述同或门的第一输入端用于输入所述频段控制信号，所述第三延时器的输出端连接所述同或门的第二输入端，所述同或门的输出端与所述状态检测模块连接。

可选地，所述状态检测模块用于根据所述输入信号和所述反馈信号确定锁相环的当前状态，所述锁相环的状态包括锁定状态和失锁状态；

所述安全降频模块用于在当前状态为失锁状态时，对锁相环的输出信号进行降频处理，并将降频处理后的信号作为时钟信号，在当前状态为锁定状态时，直接将锁相环的输出信号作为时钟信号。

采用上述技术方案，可解决在调整锁相环输出信号频率时存在过冲风险的缺陷，针对不同类型的锁相环给出了对应的解决方案，每次频率切换时间都是自适应的、是系统最短的，而且，在切换期间，还能以零成本向系统提供当前能提供的最高速安全时钟，发挥CPU处理能力，从而以最高速、安全的频率运行后续软件程序。因此，相比现有技术，能够更低成本、更可靠、更快速提供可用时钟，能提高软件运行效能，节省功耗。

附图说明

图1是根据本实用新型一个实施例的逻辑结构图；

图2是图1中状态检测模块的一种逻辑结构图；

图3是图1中状态检测模块的一种逻辑结构图；

图4是图1中状态检测模块的一种逻辑结构图；

图5是图1中状态检测模块的一种逻辑结构图；

图6是图1中状态检测模块的一种逻辑结构图；

图7A是图1中安全降频模块的一种逻辑结构图；

图7B是图11中安全降频模块的一种逻辑结构图；图8是一种锁相环结构下一个实施例的逻辑结构图；

图9是带后分频器的锁相环结构下一个实施例的逻辑结构图；

图10是图9或图11中控制检测模块的一种逻辑结构图；

图11是带多频段的压控振荡器的锁相环结构下一个实施例的逻辑结构图；

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

参照图1，本实用新型提出一种防止锁相环时钟过冲的电路实施方式，包括：

锁相环10、状态检测模块20和安全降频模块30，所述状态检测模块的第一输入端与所述锁相环的输入端用于输入所述锁相环的输入信号Fin，所述状态检测模块的第二输入端与所述锁相环的反馈端连接，用以输入所述锁相环的反馈信号Fback，所述状态检测模块的输出端与所述安全降频模块的控制端连接，用于输出状态信号LCK至所述安全降频模块，所述安全降频模块的输入端与所述锁相环的输出端连接，所述安全降频模块的输出端用于输出时钟信号Fout。

需要说明的是，所述锁相环用于提供时钟信号Fosc，所述状态检测模块用于根据所述输入信号Fin和所述反馈信号Fback确定锁相环的当前状态，所述锁相环的状态包括锁定状态和失锁状态；所述安全降频模块用于在当前状态为失锁状态时，对锁相环的输出信号Fosc进行降频处理，并将降频处理后的信号作为时钟信号Fout，在当前状态为锁定状态时，直接将锁相环的输出信号Fosc作为时钟信号Fout。通过所述状态检测模块和所述安全降频模块的作用，可以有效降低过冲风险，系统需要设置的安全工作电压更低，从而功耗低；响应时间更快，具有零成本的最高过渡带频率。

一种可行的实施例，所述状态检测模块采用交叉延时锁存结构。

优选地，参照图2，所述状态检测模块包括：第一延时器21、第二延时器22、第一D触发器23、第二D触发器24和与门25，其中，所述第一延时器21的输入端及所述第二D触发器24的数据输入端用于输入所述锁相环的输入信号Fin，所述第一延时器21的输出端连接所述第一D触发器23的时钟端，所述第一D触发器23的数据输入端及所述第二延时器22的输入端用于输入所述锁相环的反馈信号Fback，所述第一D触发器23的数据输出端连接所述与门25的第一输入端；所述第二延时器22的输出端连接所述第二D触发器24的时钟端，所述第二D触发器24的数据输出端连接所述与门25的第二输入端，所述与门25的输出端与所述安全降频模块30的控制端连接，用于输出状态信号LCK至所述安全降频模块30。

参照图3，一种可行的实施例，所述状态检测模块包括：异或门221、脉冲吞噬模块222和反相器223，所述异或门221的第一输入端用于输入所述锁相环的输入信号Fin，所述异或门221的第二输入端用于输入所述锁相环的反馈信号Fback，所述异或门221的输出端与所述脉冲吞噬模块222连接，所述脉冲吞噬模块222的输出端与所述反相器223的输入端连接，所述反相器223的输出端与所述安全降频模块30的控制端连接，用于输出状态信号LCK至所述安全降频模块30。

参照图4，一种可行的实施例，所述状态检测模块包括：异或门231、电阻R1、电容C1和反相器232，所述异或门231的第一输入端用于输入所述锁相环的输入信号Fin，所述异或门231的第二输入端用于输入所述锁相环的反馈信号Fback，所述异或门231的输出端与所述电阻R1的一端连接，所述电阻R1的另一端分别与所述电容C1的一端以及所述反相器232的输入端连接，所述电容C1的另一端接地，所述反相器232的输出端与所述安全降频模块30的控制端连接，用于输出状态信号LCK至所述安全降频模块30。

参照图5，一种可行的实施例，所述状态检测模块包括：异或门241、延时单元242、与门243和反相器244，所述异或门241的第一输入端用于输入所述锁相环的输入信号Fin，所述异或门241的第二输入端用于输入所述锁相环的反馈信号Fback，所述异或门241的输出端分别与所述延时单元242的输入端和所述与门243的第一输入端连接，所述延时单元242的输出端与所述与门243的第二输入端连接，所述与门243的输出端与反相器244的输入端连接，所述反相器244的输出端与所述安全降频模块30的控制端连接，用于输出状态信号LCK至所述安全降频模块30。

参照图6，一种可行的实施例，所述状态检测模块包括：异或门251、PMOS管M1、NMOS管M2和电容C2，所述异或门251的第一输入端用于输入所述锁相环的输入信号Fin，所述异或门251的第二输入端用于输入所述锁相环的反馈信号Fback，所述异或门251的输出端分别与PMOS管M1及NMOS管M2的栅极连接，所述PMOS管M1的源极分别与电源端和所述电容C2的一端连接，所述NMOS管M2的源极与地之间连接一个恒流源，所述PMOS管M1和NMOS管M2的漏极相连接后，与所述电容C2的另一端连接，并作为状态检测模块的输出端与所述安全降频模块的控制端连接，用于输出状态信号LCK至所述安全降频模块。本实施例中，如图6所示，可选地，PMOS管M1的漏极、NMOS管M2的漏极和电容C2的另一端相连接再连接一个延时单元252(具体可用缓存实现)后作为状态检测模块20的输出端与安全降频模块30的控制端连接，实现输出状态信号至安全降频模块30。

参照图7A，一种可行的实施例，所述安全降频模块30包括降频装置31和切换开关32，其中，所述降频装置31的输入端及所述切换开关32的第一输入端用于输入所述锁相环10的输出信号Fosc，所述降频装置31的输出端连接所述切换开关32的第二输入端，所述切换开关32的控制端连接所述状态检测模块20的输出端，所述切换开关32的输出端用于输出时钟信号Fout。实际应用中，安全降频模块的降频系数可以根据实际应用锁相环的特性以及抑制过冲精度需求来设定，理论上可以实现降频即可，降频系数的计算可以通过软件也可以通过硬件来实现，也可以采用公知做法，因此，本申请不再赘述。

需要说明的是，图2-图7中各端口与图1中端口的对应关系可以从其涉及的信号上予以确定，例如，状态检测模块的第一输入端对应图2中第一延时器的输入端及第二D触发器的数据输入端，均用于输入Fin信号；状态检测模块的第二输入端对应图2中第一D触发器的数据输入端及所述第二延时器的输入端，均用于输入Fback信号。

参照图8，一种可行的实施例提出一种锁相环10，包括鉴相器11、低通滤波器12、压控振荡器13和环路分频器14，锁相环10的输入端为鉴相器11的第一输入端，锁相环10的反馈端为环路分配器14的输出端与鉴相器11的第二输入端连接，鉴相器11的输出端与低通滤波器12的输入端连接，低通滤波器12的输出端与压控振荡器13的输入端连接，锁相环11的输出端为压控振荡器13的输出端分别与安全降频模块20的输入端以及环路分频器14的输入端连接。

应理解，锁相环10中的鉴相器11、低通滤波器12、压控振荡器13和环路分频器14的功能、具体实现及逻辑关系可以采用本领域的公知做法，在此不做赘述。当然锁相环采用非公知的做法基于本申请保护的降低过冲的方案仍然落入本申请的保护范围。

需要说明的是，当通过改变环路分频器14的分频系数来调整锁相环输出信号的频率时，在锁相环没有稳定锁定的期间，可根据输入信号和反馈信号判断出当前处于失锁状态，并对锁相环的输出信号进行降频处理，以降低甚至消除过冲的风险。而且，一旦根据输入信号和反馈信号判断出当前处于锁定状态，就输出已经稳定的目标频率信号。

进一步地，参照图9，在一种可行的实施方式中，所述锁相环还包括后分频器15，所述的防止锁相环时钟过冲的电路还包括：控制检测模块40，用于获取后分频控制信号并判断所述后分频控制信号是否发生变化，所述控制检测模块输出端与所述状态检测模块连接；状态检测模块，用于在所述后分频控制信号发生变化时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态，所述锁相环的状态包括锁定状态和失锁状态。

参照图10，优选地，所述控制检测模块包括第三延时器41及同或门42，其中，所述第三延时器41的输入端及所述同或门42的第一输入端用于输入所述后分频控制信号，所述第三延时器41的输出端连接所述同或门42的第二输入端，所述同或门42的输出端与所述状态检测模块20连接。本实施例中，如果所述状态检测模块20采用图2的逻辑结构，则第一D触发器23和第二D触发器24的复位端分别连接所述同或门的输出端，以用于输入复位信号。

本实施例中在通过改变环路分频器14和后分频器15的分频系数来调整锁相环输出信号的频率时，若检测到后分频器15的分频系数改变，则可根据输入信号和反馈信号判断当前处于失锁状态还是锁定状态，并且在失锁状态下，对锁相环的输出信号进行降频处理，以降低甚至消除过冲的风险。一旦判断出处于锁定状态，就输出已经稳定的目标频率信号。

需要说明的是，本实施例针对现有技术中在通过改变环路分频器和后分频器分频系数来调整PLL输出时钟时会发生过冲的缺陷，提供一种防止时钟过冲的电路，可降低过冲风险。对于带后分频器的上述锁相环，无论是仅环路分频器的分频系数改变，还是环路分频器和后分频器的分频系数均改变的情况，本申请都给出了降低其过冲风险的实施例。

参照图11，一种可行的实施方式提供一种锁相环，其压控振荡器13为多频段的压控振荡器，所述的防止锁相环时钟过冲的电路还包括：控制检测模块40，用于获取压控振荡器13的频段控制信号并判断所述频段控制信号是否发生变化，所述控制检测模块40与所述状态检测模块20连接；所述状态检测模块，用于在所述频段控制信号发生变化时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态，所述锁相环的状态包括锁定状态和失锁状态。

在本实施例中优选地，参照图7B，所述安全降频模块30的控制端还用于获取所述频段控制信号，所述安全降频模块30根据所述控制端获取的所述状态信号和所述频段控制信号(例如二者的合成信号)控制降频处理。

在实际应用中，安全降频模块30并不为理想器件，启动的建立需要时间，为了防止在安全降频模块30启动建立时间内发生过冲，可在压控振荡器13控制端的前端连接一延时模块，该延时模块的延时时间大于等于安全降频模块30的启动建立时间，即，对频段控制信号进行延时后才输入至压控振荡器。该延时模块的实现形式比较多，可以用缓冲器Buffer，可以用RC电阻电容延时线，也可以使用D触发器延时多个时钟节拍，只要延时大小能够让安全降频模块30先与频段切换工作就可以了，从而保证在安全降频模块30做出反应后再去控制压控振荡器的频段，有效阻断原来的高通特性。参照图10，进一步地，本实施例中，所述控制检测模块包括第三延时器41及同或门42，其中，所述第三延时器41的输入端与所述同或门42的第一输入端用于输入所述频段控制信号，所述第三延时器41的输出端连接所述同或门42的第二输入端，所述同或门42的输出端与所述状态检测模块20连接。本实施例中，如果所述状态检测模块20采用图2的逻辑结构，则第一D触发器23和第二D触发器24的复位端分别连接所述同或门的输出端，以用于输入复位信号。需要说明的是，本实施例中，在切换锁相环输出信号的频率时，若需要调整压控振荡器的频段，则可获取压控振荡器的频段控制信号，并在检测到该频段控制信号改变时，根据输入信号和反馈信号判断当前处于失锁状态还是锁定状态，并且在失锁状态下，对锁相环的输出信号进行降频处理，以降低过冲的风险。一旦判断出处于锁定状态，就输出已经稳定的目标频率信号。优选的，在所述频段控制信号发生变化时，根据所述频段控制信号判断是否是从低频段切换至高频段；在从低频段切换至高频段时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态，再在失锁状态下进行降频处理，在当前状态为锁定状态时，或，在当前状态为失锁状态且根据频段控制信号判断压控振荡器由高频段切换至低频段时，直接将锁相环的输出信号作为时钟信号，即安全降频模块根据频段控制信号和状态信号综合控制降频处理，效果更好。

因此，每次频率切换时间都是自适应的、是系统最短的，而且，在切换期间，还能以零成本向系统提供当前能提供的最高速安全时钟，发挥CPU处理能力，从而以最高速、安全的频率运行后续软件程序。因此，相比现有技术，能够更低成本、更可靠、更快速提供可用时钟，能提高软件运行效能，节省功耗。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。