专利名称：用于低压电源的半导体装置的制作方法
技术领域：
本发明涉及一种半导体装置，尤其是用于低压电源的半导体装置。
作为电路特性随电源电压的波动发生较大变化的半导体集成电路，PLL(Phase Locked Loop，位相锁定电路)电路已经为人们所知。针对电源电压的波动对电路的工作给以补偿的PLL电路已经被公开，如，在号码为4-167815的日本专利公开文献中。
下面，结合附
图14对PLL电路的相关参照技术加以说明。在第一电源电压105下工作的一个位相比较器1比较一个输入信号101的位相与一个电压控制振荡器3的输出信号104的位相，并输出一个第一位相误差信号102。一个稳压发生器4输入一个第二电源电压107并输出一个稳定电压108给一个门电路5。
门电路5输入第一位相误差信号102并输出一个第二位相误差信号106给一个低通滤波器2。低通滤波器2输出一个平均控制电压信号103给一个电压控制振荡器3。电压控制振荡器3输入控制电压信号103并输出一个输出信号104给位相比较器1。
在这个结构中，当输入给位相比较器1的第一电源电压105发生波动，作为位相比较器1的输出信号的第一位相比较信号102也发生波动。然而，当从稳压发生器4输出的电压108是稳定的，从门电路5输出的第二位相误差信号106的电压也保持稳定。
因此，由于第二位相误差信号106被低通滤波器2所稳定，从低通滤波器2输出控制信号103的电压不会发生波动。此外，电压控制振荡器3的振荡频率不发生波动。因此，不受第一电源电压105的波动影响的PLL是可以做成的。
在已有的PLL电路中，当位相比较器1含有晶体管，随着第一电源电压105变低，组成位相比较器1的晶体管的工作速度下降。所以，由位相比较器1所决定的位相误差精度会受损。尽管门电路5的电源电压来自作为稳定电源的稳压发生器4，当输入给位相比较器1的输入信号101的频率超过某个预定值，位相比较器1就会跟不上输入信号101。结果PLL电路出现工作错误。
此外，由于稳压发生器4不具有升压功能，当输入给稳压发生器4的第二电源电压107下降，稳压发生器4无法输出门电路5所需要的门电路电源电压108。所以，已有的PLL电路很难用于低电压电源。
因此，本发明的目的在于，提供一种用于低电压电源的且不损失工作速度与精度的半导体装置。
本发明的另一个目的是提供一种具有从低电压到正常电压的较宽电压范围的、用于低电压电源的半导体装置。
本发明的再一个目的是提供一种不受在升压过程中所发后的噪声影响的、用于低电压电源的半导体装置。
本发明提供一种用于低电压电源的半导体装置，它含有与一个来自外端或由时钟生成电路生成的第一时钟信号同步工作的一个内部电路；用来提升电源电压、与一个第二时钟信号同步工作的一个升压电路，其中的第二时钟信号的脉冲边沿与所述第一时钟信号的脉冲边沿不相重迭；以及用来把升压电路的一个输出电压输入所述内部电路并提供一个作为电源电压的稳定电压的一个稳压电路。
通过下文中结合附图对本发明的实施例所做的描述，本发明的上述目的及其它目的、特点和优点将更为明显。
图1是显示本发明的第一个实施例的结构的框图；图2是时钟生成电路10的等效电路图；图3是用来解释时钟生成电路10以及叠加到一个升高后的电压Vdd2与一个稳定电压Vreg上的噪声的时序的波形图；图4是用来解释电源电压Vdd、升高后的电压Vdd2、稳定电压Vreg之间关系的示意图；图5是升压电路11的等效电路；图6是用来解释确定一个与稳定电压Vreg相对应的一个电压Vdd(3)的方法的示意图7是显示本发明的第三个实施例的结构的框图；图8是显示本发明的第四个实施例的结构的框图；图9是显示一个PLL电路17的结构的框图；图10是显示一个参考时钟电路171的结构的框图；图11是用来解释参考时钟电路171的工作情况的时序图；图12是用来解释PLL电路17的工作情况的时序图；图13是用来解释PLL电路17当噪声被叠加到一个VCO175的一个输出信号Vo上时的工作情况的波形图；以及图14是显示一个已有PLL电路的结构的框图。
下面结合附图对本发明的第一个实施例进行说明。
图1是用来解释本发明的第一个实施例所提供的用于低压电源的半导体装置的框图。参见图1，该半导体装置含有一个时钟生成电路10、一个升压电路11、一个稳压电路12、和一个内部电路13。时钟生成电路10输入一个时钟信号X1并产生时钟信号CLK1和CLK2，时钟信号CLK1和CLK2的前沿互小交迭。升压电路11与时钟信号CLK2同步将电源电压Vdd(Vdd2＞Vdd)提高到Vdd2。稳压电路12用升高后的电压Vdd2产生一个稳定电压Vreg。含有一个PLL电路、一个样品存储电路、一个比较器电路、一个A/D转换器、一个D/A转换器等的内部电路13与时钟信号CLK1同步进行运算操作。内部电路13对其内的噪声和误操作灵敏。
另一种可选方案是，时钟信号CLK1是从一个外端，而不是时钟生成电路10，被输入给内部电路13。
如图2所示，时钟生成电路10含有反相器INV1至INV4、一个电阻R1和一个电容C1。
下面，结合图3中的时序图对时钟生成电路的工作情况加以描述。反相器INV4输出一个与时钟信号X1反相的时钟信号CLK1。反相器INV1的一个输出信号被延迟一个时间常数(τ)，时间常数τ由电阻R1和电容C1所决定。之后，结果信号被反相器INV2波形化，结果信号从反相器INV3中输出，成为图3中所示的时钟信号CLK2。由于时钟信号CLK2相对于时钟信号CLK1延迟了一个时间常数τ，时钟信号CLK1的前沿和后沿与时钟信号CLK2的前沿和后沿不相交迭。
此外，升压电路11将电源电压Vddr按如图4所示的关系特性(Vdd-Vdd2)升高，并输出一个升高后的电压Vdd2。在此实施例中，电源电压Vdd(0.9至3.6伏)被提高到两倍。升高后的电压Vdd2(1.8至7.2伏)被输出。
下面，参照图5对升压电路11的结构加以说明。升压电路11含有P沟道晶体管P1至P3、一个N沟道晶体管N1、反相器1NV5至INV11、NAND电路(非与电路)NAND1和NAND2、NOR电路(或非电路)NOR1和NOR2、电容器C2和电容器C3。P沟道晶体管P1至P3及N沟道晶体管N1是串接的。电容器C2连接于P沟道晶体管P1的源与地之间。A是P沟道晶体管P1的漏和P沟道晶体管P2的源之间的共同接点，B是P沟道晶体管P3的漏和N沟道晶体管N1的漏之间的共同接点，电容器C3连接于共同接点A和B之间。
下面来说明升压电路的工作情况。
当控制信号的信号电平是低的，由于P沟道晶体管P1和P2的栅极的信号电平都是低的，所以P沟道晶体管P1和P2都被打开。另一方面，由于P沟道晶体管P3和N沟道晶体管N1的栅极的信号电平都是高的，所以P沟道晶体管P3被关闭，N沟道晶体管N1被打开。于是电容器C2和C3的第一极接地，电容器C2和C3的第二极接于P沟道晶体管P2的漏与P沟道晶体管P3的源之间的共同接点C。由于电源电压Vdd作用于共同接点C，电源电压被充电到电容器C2和C3。这样的话，就没有进行升压操作。
当控制信号的信号电平成为高的，NAND电路NAND1和NAND2以及NOR电路NOR1和NOR2都允许时钟信号CLK2通过。当时钟信号CLK2的信号电平成为高的，P沟道晶体管P1和P3被打开，而P沟道晶体管P2和N沟道晶体管N1被关闭。
这样，电容器C2通过P沟道晶体管P1、电容器C3和P沟道晶体管P3被连接于共同接点C。共同接点B的电压被从接地电压升高到电源电压Vdd。相应地，共同接点A的电压被升高到大约两倍于电源电压Vdd。用这种方法，升高后的电压Vdd2大约是电源电压Vdd的两倍。
此时，从图3中的Vdd2的信号波形图可以看出，发生在时钟信号CLK2的前沿的自发噪声被叠加在升高后的电压Vdd2上。
当时钟信号CLK2的信号电平是低的，P沟道晶体管P2和N沟道晶体管N1被打开，而P沟道晶体管P1和P3被关闭。于是，电容器C2保持两倍于电源电压的电压。另一方面，电源电压Vdd通过P沟道晶体管P2从共同接点C被充电到电容器C3。
如图3所示，被升高的电压Vdd2在周期T1、T2和T3被连续升高。最终，升高后的电压Vdd2被正好升高到电源电压的两倍，如图4所示。
在上述例子中，描述了将电源电压升高到两倍的加倍电路。然而本发明也适用于其它电路，只要它能够用类似的电路操作来升高电压。
如图4所示，稳压电路12输入升高后的电压Vdd2，输出稳定的电压Vreg(如1.5伏)给内部电路13。如上所述，本发明所提供的用于低电压电源的半导体装置能够在很宽的电源电压Vdd范围内将稳定电压Vreg提供给内部电路13。这样，就做成了用于低电压电源的半导体装置，它可以工作在从低压(0.9伏)到正常电源电压(3.6伏)的宽范围内。
如图3所示，噪声可以与时钟信号CLK2的前沿同步被叠加到稳定电压Vreg上。换言之，稳压电路12无法把由升压电路11所产生的、并叠加到升高后的电压Vdd2上的噪声完全去除。所以，一部分噪声可能会被加到稳定电压Vreg上。
内部电路13含有一个PLL电路、一个样品储存电路、一个比较器电路、一个A/D转换器、和一个D/A转换器，对其内的噪声和误操作敏感。然而，如图3所示，产生噪声的时钟信号CLK2的每个脉冲的前沿(或后沿)在时间上发生移动，离开了与内部电路进行计算操作的时间相对应的时钟信号CLK1的每个脉冲的前沿(或后沿)。所以，稳定电压Vreg的噪声不会影响内部电路13的运算操作。
这样，就做成了一个用于低电压电源的半导体装置，它不受发生于电源电压Vdd的升压操作过程中的噪声影响(有很高的精度)。
下面，参照图1和图6，对本发明的第二实施例进行说明。
本发明的第二实施例的结构与图1所示的第一个实施例的结构相同。在图6中，供给升压电路11的电源电压范围是Vdd(1)-Vdd(2)。假设稳压电路12输出的稳定电压是Vreg，当电源电压Vdd变成电压Vdd(3)(=Vreg+ΔV)，其中ΔV是一个变化量，控制信号的信号电平从高电平变成低电平，以致于使得升压电路11停止升压操作。于是，升压电路11输出电源电压Vdd。在此例子中，变化量ΔV是1.0伏。
稳压电路12接收到来自升压电路11的电压Vdd(3)(=Vreg+ΔV)，并输出一个稳定电压Vreg。当变化量ΔV约为1.0伏时，稳压电路12稳定操作。
在此实施例中，当电源电压Vdd变高，升压操作不会不必要地进行。所以能够降低电路电流。
本发明的第三个实施例所提供的用于低电压电源的半导体装置含有一个时钟生成电路10、一个稳压电路12、一个内部电路13、一个电源电压判定电路14、一个升压电路110、和一个开关电路15。第三个实施例中的时钟生成电路10、稳压电路12和内部电路13的操作与图1所示的第一实施例的情况相同。电源电压判电路14按这样一种方式输出一个判定信号，即当电源电压Vdd低于稳定电压Vs时，判定信号的信号电平高，当电源电压Vdd等于或高于稳定电压Vs时，判定信号的信号电平低。升压电路110的操作与图1所示的升压电路11的操作类基本相同，只是升压电路110切断了一个与接收自电源电压判定电路14的判定信号相应的电路电流。
开关电路15从升压电路110的升高后的电压Vdd2和与判定信号相对就的电源电压Vdd中选择一个，并将被选定的电压输出给稳压电路12。
当电源电压Vdd低于稳定电压Vs，由于接收自电源电压判定电路110的判定信号是高信号电平的，升压电路110进行类似于升压电路11的升压操作，并将升高后的电压输出给开关电路15。由于判定信号的信号电平是高的，开关电路15选定升高后的电压Vdd2并将它输出给稳压电路12。
反过来，当电源电压Vdd等于或高于稳定电压Vs，接收自电源电压判定电路14的判定信号的信号电平变低。于是，相应于判定信号的低电平，升压电路110切断该电路电流并停止升压操作。由于判定信号的信号电平是低的，开关电路15选择电源电压Vdd并把它输出给稳压电路12。
类似于第二个实施例，假设Vs=Vreg+ΔV并且ΔV大约为1.0伏，稳压电路12将稳定操作并输出一个稳定电压Vreg。
在本发明的第三个实施例中，当电源电压Vdd变高，由于升压电路110的电路电流被切断，其电路电流可以比第二个实施例降得更低。
下面参照图8，对本发明的第四个实施例加以描述。
图8是用来解释本发明的第四个实施例所提供的用于低电压电源的半导体装置的框图。第四个实施例所提供的装置含有一个时钟生成电路10、一个升压电路11、一个稳压电路12、一个选择装置16、和一个PLL电路17。该装置中的时钟生成电路10、升压电路11和稳压电路12的操作与图1所示的第一实施例的情况相同。选择装置16输出一个与时钟信号CLK1相对应的参照选择器信号RSel。
如图9所示，PLL电路17含有一个参照时钟生成电路171、一个位相比较器172、一个充电激励电路173、一个LPF(低通滤波器)174、一个VCO(电压控制振荡器)175、以及一个频分电路176。参考时钟生成电路171将时钟信号CLK1的频率进行n分(n=2,3，叁4．臃制敌藕胖醒Ｕ∫桓鲇氩慰佳≡衿餍藕臨Se1相对应的参考时钟信号Fref。位相比较器172比较参考时钟信号Fref的一个脉冲的后沿与分频信号Fn的一个脉冲的后沿之间的位相差别。当分频信号Fn的位相超前于参考时钟信号Fref的位相，位相比较器172输出一个衰减信号Down。当分频信号Fn的位相滞后于参考时钟信号Fref的位相，位相比较器172输出一个加强信号Up。当分频信号Fn的位相与参考时钟信号Fref的位相相同时，位相比较较器172输出一高电平信号。当充电激励电路173输入来自位相比较器172的衰减信号Down，充电激励电路173收到来自一个输出终端的一个电流。当充电激励电路173输入来自位相比较器172的加强信号Up，充电激励电路173提供一个电流给该输出终端。当充电激励电路173输入来自位相比较器172的高电平信号，充电激励电路173的输出变为高阻状态。LPF174具有一个能够对充电激励电路173的输出电流进行充电和放电的电容器，以用来使输出电流平稳。VCO175根据LPF174的输出信号来控制一个振荡频率。分频器176将VCO175的振荡输出Vo的振荡频率Fo用N(N=1,2，叁
捶制挡(6)涑龇制敌藕臚n。一个稳定电压Vreg作为一个电源电压被提供给装置的每个电路块。
下面，结合附图10和11对参考时钟生成电路171的工作情况加以说明。
如图10所示，参考时钟生成电路171含有触发器21至23、一个NANA电路NANA3、1/4分频器24至1/n分频器2n(其中n=5,6,7,…)、以及一个频率选择器31。
触发器21输出如图11所示那样时钟信号被二分的一个分频时钟信号f2给频率选择器31的一个输出端。1/3分频器由触发器22和23以及NAND电路3组成。该1/3分频器输出如图11所示的那样时钟信号被三分的一个分频时钟信号f3给频率选择器31的另一个输入端。
类似地，1/4分频器24至1/n分频器2n输出如图11所示那样时钟信号CLK1分四分至n分的分频时钟信号f4至fn给频率选择器31的有关输入端。频率选择器31根据参考选择器信号RSel从分频时钟信号f2至fn中选择一个并把被选择的信号作为一个参考时钟信号Fref输出给相比较器172。
下面结合图9和图12对PLL电路的操作加以描述。
图12(a)所示是分频信号Fn的位相滞后于参考时钟信号Fref的位相的情况。在此情况下，位相比较器172检测到这些信号之间的位相差异并将位相差作为一个加强信号UP输出给电激励电路173。
当充电激励电路173输入加强信号UP，它提供一个电流给LPF174的一个电容(图中未示出)。这样，由于LPF174的这个电容被充电激励电路173充电，输出给VCO175的电压变高。相应地，由于VCO175的振荡频率Fo和作为分频器176的一个输出信号的分频信号Fn的频率变高，发生了一种反馈操作，以使参考时钟信号Fref的位相与分频信号Fn的位相相同。
反过来，如图12(b)所示，当分频信号的位相超前于参考时钟信号Fref的位相，位相比较器172输出一个与位相差相应的衰减信号DOWN给充电激励电路173。
当充电激励电路173输入衰减信号DOWN，它收到一个来自LPF174的一个电容(图中未示出)的电流。这样，由于LPF174的这个电容被充电激励电路173放电，输出给VCO175的电压变低。于是，由于VCO175的振荡频率Fo和作为分频器176的一个输出信号的分频信号Fn的频率变低，发生了一种反馈操作，以使参考时钟信号Fref的位相与分频信号Fn的位相相同。
当分频信号的位相如图12(c)所示的那样等同于参考时钟信号Fref的位相，位相比较器172输出一个高电平信号给充电激励电路173。
当充电激励电路173输入高电平信号，由于充电激励电路173的输出端变为高阻状态，充电激励电路173不能驱动这个电流。这样，由于LPF174的输出电压成为稳定电压，VCO175的振荡频率Fo和作为分频器176的一个输出信号的分频信号Fn的频率也变为稳定值。
当分频信号Fn的频率如图12(d)所示的那样低于参考时钟信号Fref的频率，类似于图12(a)所示的情况，位相比较器172输出一个加强信号UP给充电激励电路173。于是，PLL环进行操作，以使参考时钟信号Fref的位相与分频信号Fn的位相相同。
如上所述，在PLL电路中只有当参考时钟信号Fref的位相与分频信号Fn的位相相同(即PLL电路被锁定)时，充电激励电路173的输出端EO变成为高阻状态。
下面，对本发明的第四个实施例所提供的用于低电压电源的半导体装置的工作原理加以说明。
选择装置16输入时钟信号CLK1并输出参考时钟信号RSel给组成PLL电路17的参考时钟生成电路171的频率选择器31。
组成PLL电路17的参考时钟生成电路171根据参考时钟信号RSel，从时钟信号频率被分频后得到的分频时钟信号f2至fn中选择一个并把被选择的分频时钟信号作为参考时钟信号Fref输出给位相比较器172。假定分频器176的分频比例是m且被选择的参考时钟生成电路171的分频比例是n，VCO175的振荡输出Vo的振荡频率Fo可以如下表示Fo=(m/n)×(时钟信号CLK1的频率)当m和n被适当地选取数值，可以获得任何与时钟信号CLK1同步的脉冲信号。
当本发明被用于要从接收自许多广播台的信号中选择一个的DTS(数字调谐系统)中时，通过把PLL电路17的一个输出信号Vo提供给一个解调制电路(图中未示)，就可以自动地选择一个信号(节目)。
此外，当PLL电路的输出端Eo是高阻状态，由于PLL电路处于锁定状态，可以很容易地确定DTS是否正在或已经选择了一个节目。
下面结合图13来描述升压电路11产生的噪声对PLL电路的影响。在图13中，Vo′表示升压电路11的时钟信号是CLK1和升压电路11产生的噪声被叠加于VCO175的振荡输出Vo的情况下的一个波形。
当分频器176对信号Vo′进行波形化时，分频信号Fn′由于噪声的作用而分别在时间段t1反转成为正向，在时间段t2成为反向，在时间段t4成为反向，在时间段t5成为正向。
位相比较器172比较分频信号Fn′的位相与参考时钟信号Fref的位相并输出与在时间段t4产生的噪声相对应的衰减信号Down′。于是，如图13所示的一个不正常的信号被输出给充电激励电路173的输出端EO。
另一方面，在此实施例中，使用了CLK2作为升压电路11的时钟信号，且CLK2相对于时钟信号CLK1被延迟了一个延迟时间τ。所以类似于图13所示的那样，VCO175的输出信号Vo在时间段t3和t6被叠加了一个噪声。
分频器176把信号Vo波形化成为图13中的Fn所代表的正常波形。即使噪声形成了一个反转脉冲信号，由于噪声而形成的脉冲信号也是充分地远离于参考时钟信号Fref的后沿。
换言之，通过用一个由时钟生成电路10中的电阻R1和电容C1所确定的时间常数来指定参考时钟信号Fref的后沿与噪声信号出现位置之间的一个时间间隔，就可以防止位相比较器172受到噪声脉冲的不利影响。
所以，虽然位相比较器172比较参考时钟信号Fref的位和分频信号Fn的位相，位相比较器172不受升压电路11所产生的噪声的影响。由于PLL电路的抗噪声能力明显提高，它得以稳定工作。
由于本发明所提供的用于低电压电源的半导体装置含有升压电路11和稳压电路12，该装置可以工作于从约0.9伏的低电压电源至约3.6伏的正常电压电源的一个宽范围。
此外，不同于已有的PLL电路，本发明的PLL电路的反应时间不会因电源电压的降低而下降。所以，它实现了高速PLL电路。
图8所示的选择装置可以包含一个CPU(中央处理器单元)(图中未示)。换言之，由于DTS具有一个控制其中许多电路块的CPU，让CPU输出参考选择器信号RSel是很方便的。
在图9所示的PLL电路中，LPF174和VCO175可以被设置成具有时钟生成电路10、升压电路11、稳压电路12、参考时钟生成电路171、位相比较器172、充电激励电路173等的半导体芯片形式的一个外部电路。
在这情况下，供给LPF174和VCO175的电源不同于供给电源电压Vdd和升高后的电压Vdd2的电源。所以，升压电路11所产生的噪声不会影响LP174和VCO175的工作。
应该注意，本发明可以应用于具有三相或更多的时钟位相的结构中。
如上所述，由于本发明提供的用来低电压电源的半导体装置含有升压电路和稳压电路，本装置可以工作于从低电压到正常电压的一个宽范围内的各种电压。而且，本装置可以在不降低运行速度和电路精度的情况下稳定运行。
此外，通过采用两个具有不同位相的时钟信号，产生于升压电路中一个时钟信号后沿的噪声不会影响与其它时钟信号同步的对噪声敏感的电路。所以，本装置可以在不考虑升压电路中产生的噪声的情况下稳定运行。
虽然通过下述最佳实施例对本发明的技术方案进行了说明，但是，本领域的技术人员可以认识到，在不背离本发明的宗旨与范围的情况下，还可以在上述说明的基础上对其进行各种改变、增、删等修改。
权利要求
1.一种用于低电压电源的半导体装置，其特征在于，它包含有与一个从一个外端输入或由一个时钟生成电路生成的第一时钟信号同步运行的一个内部电路；用来在一个脉冲边沿与所述第一时钟信号的脉冲边沿不相交迭的第二时钟信号的同步升高电源电压一个升压电路；和用来输入所述升压电路的一个输出电压并把一个稳定电压作为电源电压提供给所述内部电路的一个稳压电路。
2.如权利要求1所述的半导体装置，其特征在于，其中第一和第二时钟信号的前沿或后沿之间的间隔大于由所述升压电路与第二时钟信号同步所产生的噪声的间隔。
3.如权利要求所述1的半导体装置，其特征在于，所述升压电路当电源电压低于一个预定值时升高电源电压；和所述升压电路当电源电压等于或高于所述预定值时停止升高并停止输出电源电压。
4.如权利要求2所述的半导体装置，其特征在于，所述升压电路当电源电压低于一个预定值时升高电源电压；和所述升压电路当电源电压等于或高于所述预定值时停止升高并停止输出电源电压。
5.如权利要求3所述的半导体装置，其特征在于，所述预定值是通过把一个正变化量电压加到所述稳压电路输出的稳定电压上而指定的。
6.如权利要求4所述的半导体装置，其特征在于，所述预定值是通过把一个正变化量电压加到所述稳压电路输出的稳定电压上而指定的。
7.一种用于低电压电源的半导体装置，其特征在于，它包含有与一个从一个外端输入或由一个时钟生成电路生成的第一时钟信号同步运行的一个内部电路；用来输出一个代表电源电压是否高于一个阈值的判定信号的一个电源电压判定电路；用来在一个脉冲边沿与所述第一时钟信号的脉冲边沿不相交迭的第二时钟信号的同步升高电源电压、当与判定信号相对应的判定结果表明电源电压变得等于或高于所述阈值时切断一个内部电路电流的一个升压电路；用来当与判定信号相对应的判定结果表明电源电压低于所述阈值时输出所述升压电路的升高后的电压、当与判定信号相对应的判定结果表明电源电压等或高于所述阈值时输出所述电源电压一个开关电路；和用来输入所述开关电路的一个输出电压并把一个稳定电压作为电源电压提供给所述内部电路的一个稳压电路。
8.如权利要求1所述的半导体装置，其特征在于，所述内部电路是一个PLL电路，且所述PLL电路含有用来检测一个参考时钟信号与一个分频器的分频信号之间的位相差异、并输出等同于所述位相差异的一个误差信号的一个位相比较器；用来输入所述误差信号并输出一个三种状态的信号的一个充电激励电路；用来输入所述三种状态的信号、当所述分频信号的位相滞后于所述参考时钟信号的位相时升高一个输出电压、并当所述分频信号的位相超前于所述参考时钟信号的位相时降低所述输出电压的一个低通滤波器；用来根据所述低通滤波器的输出信号改变振荡频率的一个电压控制振荡器；用来把所述电压控制振荡器的输出信号分频的一个分频器。
9.如权利要求2所述的半导体装置，其特征在于，所述内部电路是一个PLL电路，且所述PLL电路含有用来检测一个参考时钟信号与一个分频器的分频信号之间的位相差异、并输出等同于所述位相差异的一个误差信号的一个位相比较器；用来输入所述误差信号并输出一个三种状态的信号的一个充电激励电路；用来输入所述三种状态的信号、当所述分频信号的位相滞后于所述参考时钟信号的位相时升高一个输出电压、并当所述分频信号的位相超前于所述参考时钟信号的位相时降低所述输出电压的一个低通滤波器；用来根据所述低通滤波器的输出信号改变振荡频率的一个电压控制振荡器；用来把所述电压控制振荡器的输出信号分频的一个分频器。
10.如权利要求3所述的半导体装置，其特征在于，所述内部电路是一个PLL电路，且所述PLL电路含有用来检测一个参考时钟信号与一个分频器的分频信号之间的位相差异、并输出等同于所述位相差异的一个误差信号的一个位相比较器；用来输入所述误差信号并输出一个三种状态的信号的一个充电激励电路；用来输入所述三种状态的信号、当所述分频信号的位相滞后于所述参考时钟信号的位相时升高一个输出电压、并当所述分频信号的位相超前于所述参考时钟信号的位相时降低所述输出电压的一个低通滤波器；用来根据所述低通滤波器的输出信号改变振荡频率的一个电压控制振荡器；用来把所述电压控制振荡器的输出信号分频的一个分频器。
11.如权利要求4所述的半导体装置，其特征在于，所述内部电路是一个PLL电路，且所述PLL电路含有用来检测一个参考时钟信号与一个分频器的分频信号之间的位相差异、并输出等同于所述位相差异的一个误差信号的一个位相比较器；用来输入所述误差信号并输出一个三种状态的信号的一个充电激励电路；用来输入所述三种状态的信号、当所述分频信号的位相滞后于所述参考时钟信号的位相时升高一个输出电压、并当所述分频信号的位相超前于所述参考时钟信号的位相时降低所述输出电压的一个低通滤波器；用来根据所述低通滤波器的输出信号改变振荡频率的一个电压控制振荡器；用来把所述电压控制振荡器的输出信号分频的一个分频器。
12.如权利要求5所述的半导体装置，其特征在于，所述内部电路是一个PLL电路，且所述PLL电路含有用来检测一个参考时钟信号与一个分频器的分频信号之间的位相差异、并输出等同于所述位相差异的一个误差信号的一个位相比较器；用来输入所述误差信号并输出一个三种状态的信号的一个充电激励电路；用来输入所述三种状态的信号、当所述分频信号的位相滞后于所述参考时钟信号的位相时升高一个输出电压、并当所述分频信号的位相超前于所述参考时钟信号的位相时降低所述输出电压的一个低通滤波器；用来根据所述低通滤波器的输出信号改变振荡频率的一个电压控制振荡器；用来把所述电压控制振荡器的输出信号分频的一个分频器。
13.如权利要求6所述的半导体装置，其特征在于，所述内部电路是一个PLL电路，且所述PLL电路含有用来检测一个参考时钟信号与一个分频器的分频信号之间的位相差异、并输出等同于所述位相差异的一个误差信号的一个位相比较器；用来输入所述误差信号并输出一个三种状态的信号的一个充电激励电路；用来输入所述三种状态的信号、当所述分频信号的位相滞后于所述参考时钟信号的位相时升高一个输出电压、并当所述分频信号的位相超前于所述参考时钟信号的位相时降低所述输出电压的一个低通滤波器；用来根据所述低通滤波器的输出信号改变振荡频率的一个电压控制振荡器；用来把所述电压控制振荡器的输出信号分频的一个分频器。
14.如权利要求7所述的半导体装置，其特征在于，所述内部电路是一个PLL电路，且所述PLL电路含有用来检测一个参考时钟信号与一个分频器的分频信号之间的位相差异、并输出等同于所述位相差异的一个误差信号的一个位相比较器；用来输入所述误差信号并输出一个三种状态的信号的一个充电激励电路；用来输入所述三种状态的信号、当所述分频信号的位相滞后于所述参考时钟信号的位相时升高一个输出电压、并当所述分频信号的位相超前于所述参考时钟信号的位相时降低所述输出电压的一个低通滤波器；用来根据所述低通滤波器的输出信号改变振荡频率的一个电压控制振荡器；用来把所述电压控制振荡器的输出信号分频的一个分频器。
15.如权利要求8所述的半导体装置，其特征在于，所述的参考时钟信号是所述第一时钟信号被n分后得到的一个信号，其中n是等于或大于2的正整数。
16.如权利要求9所述的半导体装置，其特征在于，所述的参考时钟信号是所述第一时钟信号被n分后得到的一个信号，其中n是等于或大于2的正整数。
17.如权利要求10所述的半导体装置，其特征在于，所述的参考时钟信号是所述第一时钟信号被n分后得到的一个信号，其中n是等于或大于2的正整数。
18.如权利要求11所述的半导体装置，其特征在于，所述的参考时钟信号是所述第一时钟信号被n分后得到的一个信号，其中n是等于或大于2的正整数。
19.如权利要求12所述的半导体装置，其特征在于，所述的参考时钟信号是所述第一时钟信号被n分后得到的一个信号，其中n是等于或大于2的正整数。
20.如权利要求13所述的半导体装置，其特征在于，所述的参考时钟信号是所述第一时钟信号被n分后得到的一个信号，其中n是等于或大于2的正整数。
21.如权利要求14所述的半导体装置，其特征在于，所述的参考时钟信号是所述第一时钟信号被n分后得到的一个信号，其中n是等于或大于2的正整数。
22.如权利要求1所述的半导体装置，其特征在于，所述升压电路还含有一个第一P沟道晶体管，所述第一P沟道晶体管的源连接于一个第一电容器的第一极；一个第二P沟道晶体管，所述第二P沟道晶体管的源连接于所述第一P沟道晶体管的漏和第二电容器的第一极；一个第三P沟道晶体管，所述第三P沟道晶体管的源连接于所述第二P沟道晶体管的漏和一个电源；一个第一N沟道晶体管，所述第一N沟道晶体管的漏连接于所述第三P沟道晶体管的漏和第二电容器的第二极；其中，当所述升压电路升高电源电压时，所述第一P沟道晶体管和所述第三P沟道晶体管被打开，且所述第二P沟道晶体管和所述第一N沟道晶体管被关闭，以及其中，当所述升压电路不升高电源电压时，所述第二P沟道晶体管和所述第一N沟道晶体管被打开，且所述第一P沟道晶体管和所述第三P沟道晶体管被关闭。
23.如权利要求2所述的半导体装置，其特征在于，所述升压电路还含有一个第一P沟道晶体管，所述第一P沟道晶体管的源连接于一个第一电容器的第一极；一个第二P沟道晶体管，所述第二P沟道晶体管的源连接于所述第一P沟道晶体管的漏和第二电容器的第一极；一个第三P沟道晶体管，所述第三P沟道晶体管的源连接于所述第二P沟道晶体管的漏和一个电源；一个第一N沟道晶体管，所述第一N沟道晶体管的漏连接于所述第三P沟道晶体管的漏和第二电容器的第二极；其中，当所述升压电路升高电源电压时，所述第一P沟道晶体管和所述第三P沟道晶体管被打开，且所述第二P沟道晶体管和所述第一N沟道晶体管被关闭，以及其中，当所述升压电路不升高电源电压时，所述第二P沟道晶体管和所述第一N沟道晶体管被打开，且所述第一P沟道晶体管和所述第三P沟道晶体管被关闭。
24.如权利要求3所述的半导体装置，其特征在于，所述升压电路还含有一个第一P沟道晶体管，所述第一P沟道晶体管的源连接于一个第一电容器的第一极；一个第二P沟道晶体管，所述第二P沟道晶体管的源连接于所述第一P沟道晶体管的漏和第二电容器的第一极；一个第三P沟道晶体管，所述第三P沟道晶体管的源连接于所述第二P沟道晶体管的漏和一个电源；一个第一N沟道晶体管，所述第一N沟道晶体管的漏连接于所述第三P沟道晶体管的漏和第二电容器的第二极；其中，当所述升压电路升高电源电压时，所述第一P沟道晶体管和所述第三P沟道晶体管被打开，且所述第二P沟道晶体管和所述第一N沟道晶体管被关闭，以及其中，当所述升压电路不升高电源电压时，所述第二P沟道晶体管和所述第一N沟道晶体管被打开，且所述第一P沟道晶体管和所述第三P沟道晶体管被关闭。
25.如权利要求4所述的半导体装置，其特征在于，所述升压电路还含有一个第一P沟道晶体管，所述第一P沟道晶体管的源连接于一个第一电容器的第一极；一个第二P沟道晶体管，所述第二P沟道晶体管的源连接于所述第一P沟道晶体管的漏和第二电容器的第一极；一个第三P沟道晶体管，所述第三P沟道晶体管的源连接于所述第二P沟道晶体管的漏和一个电源；一个第一N沟道晶体管，所述第一N沟道晶体管的漏连接于所述第三P沟道晶体管的漏和第二电容器的第二极；其中，当所述升压电路升高电源电压时，所述第一P沟道晶体管和所述第三P沟道晶体管被打开，且所述第二P沟道晶体管和所述第一N沟道晶体管被关闭，以及其中，当所述升压电路不升高电源电压时，所述第二P沟道晶体管和所述第一N沟道晶体管被打开，且所述第一P沟道晶体管和所述第三P沟道晶体管被关闭。
26.如权利要求5所述的半导体装置，其特征在于，所述升压电路还含有一个第一P沟道晶体管，所述第一P沟道晶体管的源连接于一个第一电容器的第一极；一个第二P沟道晶体管，所述第二P沟道晶体管的源连接于所述第一P沟道晶体管的漏和第二电容器的第一极；一个第三P沟道晶体管，所述第三P沟道晶体管的源连接于所述第二P沟道晶体管的漏和一个电源；一个第一N沟道晶体管，所述第一N沟道晶体管的漏连接于所述第三P沟道晶体管的漏和第二电容器的第二极；其中，当所述升压电路升高电源电压时，所述第一P沟道晶体管和所述第三P沟道晶体管被打开，且所述第二P沟道晶体管和所述第一N沟道晶体管被关闭，以及其中，当所述升压电路不升高电源电压时，所述第二P沟道晶体管和所述第一N沟道晶体管被打开，且所述第一P沟道晶体管和所述第三P沟道晶体管被关闭。
27.如权利要求6所述的半导体装置，其特征在于，所述升压电路还含有一个第一P沟道晶体管，所述第一P沟道晶体管的源连接于一个第一电容器的第一极；一个第二P沟道晶体管，所述第二P沟道晶体管的源连接于所述第一P沟道晶体管的漏和第二电容器的第一极；一个第三P沟道晶体管，所述第三P沟道晶体管的源连接于所述第二P沟道晶体管的漏和一个电源；一个第一N沟道晶体管，所述第一N沟道晶体管的漏连接于所述第三P沟道晶体管的漏和第二电容器的第二极；其中，当所述升压电路升高电源电压时，所述第一P沟道晶体管和所述第三P沟道晶体管被打开，且所述第二P沟道晶体管和所述第一N沟道晶体管被关闭，以及其中，当所述升压电路不升高电源电压时，所述第二P沟道晶体管和所述第一N沟道晶体管被打开，且所述第一P沟道晶体管和所述第三P沟道晶体管被关闭。
28.如权利要求7所述的半导体装置，其特征在于，所述升压电路还含有一个第一P沟道晶体管，所述第一P沟道晶体管的源连接于一个第一电容器的第一极；一个第二P沟道晶体管，所述第二P沟道晶体管的源连接于所述第一P沟道晶体管的漏和第二电容器的第一极；一个第三P沟道晶体管，所述第三P沟道晶体管的源连接于所述第二P沟道晶体管的漏和一个电源；一个第一N沟道晶体管，所述第一N沟道晶体管的漏连接于所述第三P沟道晶体管的漏和第二电容器的第二极；其中，当所述升压电路升高电源电压时，所述第一P沟道晶体管和所述第三P沟道晶体管被打开，且所述第二P沟道晶体管和所述第一N沟道晶体管被关闭，以及其中，当所述升压电路不升高电源电压时，所述第二P沟道晶体管和所述第一N沟道晶体管被打开，且所述第一P沟道晶体管和所述第三P沟道晶体管被关闭。
29.如权利要求8所述的半导体装置，其特征在于，所述升压电路还含有一个第一P沟道晶体管，所述第一P沟道晶体管的源连接于一个第一电容器的第一极；一个第二P沟道晶体管，所述第二P沟道晶体管的源连接于所述第一P沟道晶体管的漏和第二电容器的第一极；一个第三P沟道晶体管，所述第三P沟道晶体管的源连接于所述第二P沟道晶体管的漏和一个电源；一个第一N沟道晶体管，所述第一N沟道晶体管的漏连接于所述第三P沟道晶体管的漏和第二电容器的第二极；其中，当所述升压电路升高电源电压时，所述第一P沟道晶体管和所述第三P沟道晶体管被打开，且所述第二P沟道晶体管和所述第一N沟道晶体管被关闭，以及其中，当所述升压电路不升高电源电压时，所述第二P沟道晶体管和所述第一N沟道晶体管被打开，且所述第一P沟道晶体管和所述第三P沟道晶体管被关闭。
30.如权利要求9所述的半导体装置，其特征在于，所述升压电路还含有一个第一P沟道晶体管，所述第一P沟道晶体管的源连接于一个第一电容器的第一极；一个第二P沟道晶体管，所述第二P沟道晶体管的源连接于所述第一P沟道晶体管的漏和第二电容器的第一极；一个第三P沟道晶体管，所述第三P沟道晶体管的源连接于所述第二P沟道晶体管的漏和一个电源；一个第一N沟道晶体管，所述第一N沟道晶体管的漏连接于所述第三P沟道晶体管的漏和第二电容器的第二极；其中，当所述升压电路升高电源电压时，所述第一P沟道晶体管和所述第三P沟道晶体管被打开，且所述第二P沟道晶体管和所述第一N沟道晶体管被关闭，以及其中，当所述升压电路不升高电源电压时，所述第二P沟道晶体管和所述第一N沟道晶体管被打开，且所述第一P沟道晶体管和所述第三P沟道晶体管被关闭。
31.如权利要求10所述的半导体装置，其特征在于，所述升压电路还含有一个第一P沟道晶体管，所述第一P沟道晶体管的源连接于一个第一电容器的第一极；一个第二P沟道晶体管，所述第二P沟道晶体管的源连接于所述第一P沟道晶体管的漏和第二电容器的第一极；一个第三P沟道晶体管，所述第三P沟道晶体管的源连接于所述第二P沟道晶体管的漏和一个电源；一个第一N沟道晶体管，所述第一N沟道晶体管的漏连接于所述第三P沟道晶体管的漏和第二电容器的第二极；其中，当所述升压电路升高电源电压时，所述第一P沟道晶体管和所述第三P沟道晶体管被打开，且所述第二P沟道晶体管和所述第一N沟道晶体管被关闭，以及其中，当所述升压电路不升高电源电压时，所述第二P沟道晶体管和所述第一N沟道晶体管被打开，且所述第一P沟道晶体管和所述第三P沟道晶体管被关闭。
32.如权利要求11所述的半导体装置，其特征在于，所述升压电路还含有一个第一P沟道晶体管，所述第一P沟道晶体管的源连接于一个第一电容器的第一极；一个第二P沟道晶体管，所述第二P沟道晶体管的源连接于所述第一P沟道晶体管的漏和第二电容器的第一极；一个第三P沟道晶体管，所述第三P沟道晶体管的源连接于所述第二P沟道晶体管的漏和一个电源；一个第一N沟道晶体管，所述第一N沟道晶体管的漏连接于所述第三P沟道晶体管的漏和第二电容器的第二极；其中，当所述升压电路升高电源电压时，所述第一P沟道晶体管和所述第三P沟道晶体管被打开，且所述第二P沟道晶体管和所述第一N沟道晶体管被关闭，以及其中，当所述升压电路不升高电源电压时，所述第二P沟道晶体管和所述第一N沟道晶体管被打开，且所述第一P沟道晶体管和所述第三P沟道晶体管被关闭。
33.如权利要求12所述的半导体装置，其特征在于，所述升压电路还含有一个第一P沟道晶体管，所述第一P沟道晶体管的源连接于一个第一电容器的第一极；一个第二P沟道晶体管，所述第二P沟道晶体管的源连接于所述第一P沟道晶体管的漏和第二电容器的第一极；一个第三P沟道晶体管，所述第三P沟道晶体管的源连接于所述第二P沟道晶体管的漏和一个电源；一个第一N沟道晶体管，所述第一N沟道晶体管的漏连接于所述第三P沟道晶体管的漏和第二电容器的第二极；其中，当所述升压电路升高电源电压时，所述第一P沟道晶体管和所述第三P沟道晶体管被打开，且所述第二P沟道晶体管和所述第一N沟道晶体管被关闭，以及其中，当所述升压电路不升高电源电压时，所述第二P沟道晶体管和所述第一N沟道晶体管被打开，且所述第一P沟道晶体管和所述第三P沟道晶体管被关闭。
34.如权利要求13所述的半导体装置，其特征在于，所述升压电路还含有一个第一P沟道晶体管，所述第一P沟道晶体管的源连接于一个第一电容器的第一极；一个第二P沟道晶体管，所述第二P沟道晶体管的源连接于所述第一P沟道晶体管的漏和第二电容器的第一极；一个第三P沟道晶体管，所述第三P沟道晶体管的源连接于所述第二P沟道晶体管的漏和一个电源；一个第一N沟道晶体管，所述第一N沟道晶体管的漏连接于所述第三P沟道晶体管的漏和第二电容器的第二极；其中，当所述升压电路升高电源电压时，所述第一P沟道晶体管和所述第三P沟道晶体管被打开，且所述第二P沟道晶体管和所述第一N沟道晶体管被关闭，以及其中，当所述升压电路不升高电源电压时，所述第二P沟道晶体管和所述第一N沟道晶体管被打开，且所述第一P沟道晶体管和所述第三P沟道晶体管被关闭。
35.如权利要求14所述的半导体装置，其特征在于，所述升压电路还含有一个第一P沟道晶体管，所述第一P沟道晶体管的源连接于一个第一电容器的第一极；一个第二P沟道晶体管，所述第二P沟道晶体管的源连接于所述第一P沟道晶体管的漏和第二电容器的第一极；一个第三P沟道晶体管，所述第三P沟道晶体管的源连接于所述第二P沟道晶体管的漏和一个电源；一个第一N沟道晶体管，所述第一N沟道晶体管的漏连接于所述第三P沟道晶体管的漏和第二电容器的第二极；其中，当所述升压电路升高电源电压时，所述第一P沟道晶体管和所述第三P沟道晶体管被打开，且所述第二P沟道晶体管和所述第一N沟道晶体管被关闭，以及其中，当所述升压电路不升高电源电压时，所述第二P沟道晶体管和所述第一N沟道晶体管被打开，且所述第一P沟道晶体管和所述第三P沟道晶体管被关闭。
全文摘要
本发明公开了一种用于低电压电源的半导体装置,它含有:与一个从一个外端输入或由一个时钟生成电路生成的第一时钟信号同步运行的一个内部电路、用来在一个脉冲边沿与所述第一时钟信号的脉冲边沿不相交迭的第二时钟信号的同步升高电源电压一个升压电路;和用来输入所述升压电路的一个输出电压并把一个稳定电压作为电源电压提供给所述内部电路的一个稳压电路。
文档编号H03L7/16GK1212491SQ98119858
公开日1999年3月31日 申请日期1998年9月22日 优先权日1997年9月22日
发明者渡边大太 申请人:日本电气株式会社