异步逐次逼近型模数转换器的制造方法
【技术领域】
[0001]本发明属于模拟或模数混合的集成电路技术领域，特别是涉及一种异步逐次逼近型寄存器的高速异步逐次逼近型模数转换器。
【背景技术】
[0002]近些年数字技术的飞速发展导致了各种系统对模数转换器的转换速度要求也越来越高，其中，逐次逼近型模数转换器因其结构简单、面积小、功耗利用率高而广泛应用于各个领域。然而，传统的异步逐次逼近型寄存器结构简单，在较高的工作频率下，由于D触发器串联工作造成的时间延迟压缩了模数转换器的建立时间，影响模数转换器的整体性能，传统的异步逐次逼近型寄存器在更高的频率下不能满足工作需求。
[0003]目前，传统的异步逐次逼近型模数转换器的环路原理图，如图1所示，2N个D触发器DFFl，其中，所述D触发器DFFl的S端为复位端，当其S端的电压为高电平时，其输出端Q为低电平；当其S端电压为低电平时，所述D触发器DFFl的时钟端在接收到上升沿脉冲时，将其输入端(即D端)的电平传输到Q端；其中，N个所述D触发器DFFl的输出端Q依次对应连接另外N个所述D触发器DFFl时钟端。当比较器的使能信号EN_COMP为低电平时，所述比较器COMP处于工作状态；当所述比较器的使能信号EN_C0MP为高电平时，所述比较器COMP处于复位状态，且所述比较器的输出端的输出信号Outp与Outn均为高电平。
[0004]如图2所示，为传统的异步逐次逼近型模数转换器的整体时序图，其中，当采集信号Clks为高电平时，两个采样开关K均导通，第一两个电容阵列DAC_P与第二两个电容阵列DAC_N分别对输入信号Vinp与输入信号Vinn进行采样，此时，第一个至第N个D触发器DFFl的S端为高电平，则其输出端依次产生的多个第一输出信号Clki (Clkl至ClkN)均为低电平，由于多个所述第一输出信号Clki依次连接第N+1个至第2N个D触发器DFFl的时钟端，且第N+1至第2N个D触发器DFFl的S端均连接所述脉冲信号Clks，其输出端依次输出多个第二输出信号Di (Dl至DN)均为低电平，第二控制信号ST也为低电平。当脉冲信号Clks由高电平变为低电平后，采样结束后，同时，所有所述D触发器DFFl退出复位状态，此时或门OR的四个输入端均为低电平，所以EN_C0MP变为低电平，所述比较器COMP开始第一次比较，同时，经过延迟模块DLYl的延迟，第二控制信号ST由低电平变为高电平。所述比较器的第一次比较结束后，第一控制信号Valid由低电平变为高电平，第一输出信号Clkl由低电平变为高电平，其余所述第一输出信号Clk2至第一输出信ClkN仍然保持低电平，第一输出信号Clkl的上升沿将输入端D的比较结果转换成第二输出信号D1，其余所述第二输出信号D2到DN仍然保持为低电平。为了保证所述第一输出信号Clkl的上升沿来临时，所述D触发器DFFl能正确读取所述比较器COMP的输出结果，需要在所述第一控制信号Valid和或门之间加入一个时间延迟模块DLY，使得第N+1至第2N个所述D触发器DFFl将所述比较器的输出结果读取之后，所述比较器COMP再进入复位状态，此后，所述第一控制信号Valid由高电平变为低电平。由于延迟模块DLYl的存在，第二控制信号ST仍然保持高电平，所述比较器COMP将会保持在复位状态一段时间，与此同时，第一电容阵列DAC_P和第二电容阵列DAC_N的电压V+和V-受多个所处第二输出信号Di (Dl到DN)的控制，根据所述转换结果Di调节所述电容阵列的电压大小，当V+和V-建立完成后，第二控制信号ST经过一段时间的延迟也变为低电平，EN_COMP变为低电平，所述比较器COMP开始第二次比较。以此规律进行N次比较后，多个所述第二输出信号Dl到DN的值逐次都被刷新且只刷新一次，并保持刷新后的值，本次逐次逼近过程完成，第一输出信号ClkN由低电平变为高电平，所述比较器再次进入复位状态，并一直保持在复位状态。直到下一个采样周期开始，采样信号Clks再次由低电平变为高电平，同时将多个所处第一输出信号ClkUClkl到ClkN)复位为低电平，同时将多个所述第二输出信号Di (Dl到DN)复位为低电平。
[0005]现在来分析每个比较周期中的时间延迟情况，如图3所示，将传统异步逐次逼近型模数转换器的工作时序放大图；设D触发器DFFl的延时间为tDFF，设延迟模块DLYl的延时的时间为tDLYl，所述比较器每一次比较，经过两个触发器DFFl的延迟时间为tdl，经过延迟模块DLYl延迟的时间为td2，延迟时间分别表示为如下:
[0006]tdl = 2tDFF (I)
[0007]td2 = tDLYl (2)
[0008]通过对传统异步逐次逼近型模数转换器工作原理的描述和对两个延迟时间的具体量化，至少存在以下三个缺点:
[0009]第一，由于比较器每一次比较都会出现一个tdl的延迟，一个采样周期内所述比较器N次比较造成的延迟时间为N tdl，增大了整个转换时间的延迟，降低了整个模数转换器的转换速度。
[0010]第二，在某些比较周期中，当所述比较器V+和V-的电压建立较慢时，所述设延迟模块DLYl延迟的时间较大，会使得第一控制信号Valid由高电平变为低电平后，第二控制信号ST可能仍然没有由低电平变为高电平，造成使能信号EN_COMP本应该为高电平的时候，出现一个时间长度的td的低电平毛刺，如图4所示，所述使能信号EN_COMP出现低电平毛刺的时序图，从而使比较器工作在复位状态，降低整个模数转换器的转换速度。
[0011]第三，由于图1中第一控制信号Valid传输路径上延迟模块DLY的存在，造成提供给所述比较器COMP的复位时间缩短了 tr，如图5所示，为所述比较器COMP复位时间被压缩的时序图，在所述比较器COMP的输出幅度较大时，可能造成所述比较器的复位不完全，从而造成所述比较器工作在错误状态。
【发明内容】
[0012]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种异步逐次逼近型模数转换器，用于解决传统技术中异步逐次逼近型模数转换器转换速度慢的问题。
[0013]为实现上述目的及其他相关目的，本发明提供一种异步逐次逼近型模数转换器，包括:
[0014]模数转换器，适于根据采样信号导通采样开关，且当采样开关闭合时，获取两个输入信号；
[0015]比较器，适于比较两个所述输入信号的电压值，生成相应的比较结果，并将所述比较结果转化成第一控制信号，其中，所述比较器每比较一次，所述第一控制信号为上升沿脉冲信号；
[0016]顺序脉冲发生器，适于根据所述采样信号和所述第一控制信号产生多个第一输出信号，还适于当接收到为上升沿脉冲的第一控制信号时，控制多个所述第一输出信号的电平从高位到低位依次由低电平变为高电平；
[0017]异步逐次逼近型寄存器，适于当所述第一控制信号为上升沿脉冲信号时，根据所述比较结果与所述第一输出信号共同触发，产生多个第二输出信号，并根据所述第一输出信号中的上升沿脉冲依次锁存被触发的第二输出信号，将所述第二输出信号输出到所述模数转换器，根据所述第二输出信号调节所述模数转换器的两个所述输入信号电压大小；
[0018]逻辑开关控制器，包括延迟模块，所述延迟模块适用于产生下降沿延迟的第二控制信号，所述逻辑开关控制器还适于将所述第一控制信号、最低位的第一输出信号、所述第二控制信号与所述采样信号进行或运算后产生使能信号，根据所述使能信号控制所述比较器是否处于工作状态。
[0019]优选地，所述延迟模块为下降沿延迟模块，所述下降沿延迟模块的输入端连接所述第一控制信号，所述下降沿延迟模块的使能端连接所述第一输出信号，所述下降沿延迟模块输出第二控制信号。
[0020]优选地，所述下降沿延迟模块包括一个反相器，N沟道MOS管N0、N1、N2、N3、N4、N5和N6，P沟道MOS管PO、P1、P2、P3、P4、P5和P6，下降沿延迟模块的输入端以及输出端；所述反相器的输入端连接所述第一输出信号，所述反相器的输出端连接所述P沟道MOS管PO的栅极，其源极连接电源VDD，所述P沟道MOS管PO的漏极连接所述P沟道MOS管Pl的源极；所述下降沿延迟模块的输入端分别连接所述P沟道MOS管Pl至P5的栅极和所述N沟道MOS管N6的栅极，所述P沟道MOS管P2的源极接电源VDD，所述P沟道MOS管P2至P5的漏极与源极之间依次串联，所述P沟道MOS管P5的源极分别连接所述P沟道MOS管Pl的漏极和所述N沟道MOS管N6的漏极，且所述N沟道MOS管N6的源极接地；所述P沟道MOS管P6的源极连接电源VDD，所述N沟道MOS管N6的漏极分别连接所述P沟道MOS管P6的栅极与所述N沟道MOS管NI至N5的栅极，所述P沟道MOS管P6的漏极连接所述N沟道MOS管N5的源极，所述N沟道MOS管N2至N5的漏极与源极之间串联，且所述N沟道MOS管N2的源极接地；所述下降沿延迟模块的输出端分别连接所述N沟道MOS管NI的漏极与所述N沟道MOS管N5的漏极，所述N沟道MOS管NI的源极连接所述N沟道MO