的信号。因此，在发射机100中，分频器111被耦接在VC0109的输出端与PA 113的输入端之间，从而在将信号提供给PA之前将VCO输出信号的频率除以2。具有较高频率的VCO 109和分频器111的串联使用使得发射机100能够输出具有50%占空比的RF信号。具有较高频率的VCO 109和分频器111的使用是可选择性的，并且可替代性地将VCO 109的输出直接提供到PA 113。
[0036]PA 113将从VCO 109接收的RF信号放大和/或隔离(例如，直接从VCO 109接收或通过分频器111接收)。从而PA 113提供功率增益从而通过天线115输出全功率RF信号，并提供将信号有效地耦接到天线115上、并将VCO 109上的天线115引起的负载最小化的阻抗匹配。
[0037]对于诸如IEEE 802.15.4信号(例如，具有半正弦脉冲整形的偏移QPSK (OQPSK))和蓝牙(GFSK)信号的恒定包络信号，PA 113和天线115输出的RF信号具有恒定幅度包络。这些信号中，所有调制信息都包含在输出的RF信号的相位中并被编码。VCO 109用于直接调制相对于信道中心频率的RF信号的相位，并因此需要VCO来提供精确的相位调制。因此可以设计发射机100来提供对VCO 109的精确控制，从而随着时间的推移输出一个预先确定的且准确的相位轨迹。
[0038]可以用锁相环(PLL)对VCO的频率和相位进行控制。发射机100中，使用具有快速更新频率并提供任意相位控制的改良PLL。该PLL使用VCO 109输出的RF信号来生成VCO输入信号从而控制包含VC0109的输出频率的VCO 109的运行。具体地，VCO 109输出的高频RF信号被整数分频器117划分并降为较低的频率。例如，5GHz的信号可被分频器117划分并降为40MHz的信号(例如，当分频器117被设置为125比I的频率比工作时)。分频器117是数字可调的并具有特定的对每个周期中5GHz的信号进行加或减计算的能力。一般来说，传统N分频的分频器提供两种分频率:N和N+1。与之不同，发射机100中，分频器117提供三种分频率:N-1、N、N+1。因此，如果分频器117设置在125比I的频率比工作，那么可以选择性地控制分频器117以126比1、124比I的频率比工作，或者维持并保持125比I的稳定状态。使得可通过分频器117对标称值进行加或减的计算，并通过分频器117简单地对标称值进行计算，提供了对相位DAC的受限动态范围进行处理的最优方法。
[0039]PLL中，分频器117输出的下分频信号进入到根据数字输入信号对信号进行延时的相位数模转换器(DAC) 119中。相位DAC 119可以具有根据数字控制信号通过选择的延时量在其输入端对接收的信号进行延时的数字可调延时的功能，并输出延时的信号。在一个示例中，相位DAC 119具有关于VCO频率的360度的全部范围，使得相位DAC 119可以将输入信号延时达到VCO频率的一个周期。相位DAC119可以具有2度的解析度，从而将VCO频率的一个周期是以2度的解析度对360度进行划分。在一个示例中，对于VCO 109输出的5GHz的RF信号，相位DAC 119可以因此可包括180个数字控制延时单元，其共同提供达到200宏秒(ps)的延时全角度(例如，5GHz的一个周期)且每一个提供200/(360/2)=1.1ps的解析度(稍微小于8比特)。相位DAC 119的解析度可以由误差向量幅度(EVM)规范、频谱屏蔽需求和PLL滤波带宽设置。由于相位DAC 119对具有下分频的分频器117输出的信号操作，所以相位DAC 119只需要在下分频的频率上工作(例如，我们示例中提出的40MHz)。因此，相位DAC 119具有下分频信号的边沿之间的时间(例如，在40MHz的信号中大约为25ns)去改变下分频信号的上升(下降)沿之间的相位DAC 119中延时单元的数字设置。在我们的示例中，因为边沿传输率小于原始RF信号的边缘传输率的百分之一，所以由于相位DAC 119工作在非常低的速率(相对于VCO 109或发射机100输出的RF信号的速率/频率)下，PLL反馈环中该位置上的相位DAC的包含物在功耗上生成微不足道的增加。
[0040]相位DAC 119输出的信号用于通过PLL反馈环控制VCO 109。具体地，相位DAC119输出的延时信号(S卩，下分频和相位调整的信号)提供给相位检测器(ro) 105或相位频率检测器(PFD)的一个输入端。PD 105 (或PFD)在它的其它输入端接收参考时钟信号，例如从具有低相位噪声和高频精度的参考时钟103或石英晶体中获取的信号。根据H) 105接收的信号之间的差异计算ro 105输出的相位误差信号，并提供给电荷泵(CP)107。CP 107对相位误差信号提供低通滤波(LPF)，并向与其输出端耦接的VCO 109提供控制信号。
[0041]图1 的发射机 100 中，PD 105、CP/LPF 107、VCO 109、分频器 117 和相位 DAC 119形成频率合成器的一部分，其从VCO 109的输出端输出具有期望的相位轨迹的射频信号。频率同步器可以用在发射机100中，如图1所示，或应用在其它电路或诸如接收机、采样器和时钟电路等装置中。
[0042]参考时钟信号(由参考时钟103输出)的频率为PLL设置采样周期。在高频(例如，40MHz)上运行参考时钟(因此，PLL环在高频上运行)使得闭环PLL带宽在4MHz或更多的状态下。快速PLL带宽允许2-4MHz (例如，信号带宽可以是大约l-2MHz)的码片调制速率甚至达到8MHz (例如，大约4MHz的信号带宽)。当预期相位轨迹带宽达到PLL带宽时，固有PLL滤波将会对期望的相位轨迹进行滤波。为了补偿这种影响，容易获知，可以使用PLL带宽对期望相位轨迹预加重以消除受限PLL延时的效果。在一些示例中，也可以提前传输相位轨迹以补偿PLL延时(例如，组延时)。可选地，可以添加直接控制VCO的前馈控制来补偿PLL低通滤波。由于PLL带宽中的相位噪声被衰减，所以快速PLL采样速率的另一个优点是能够大量降低相位噪声，这极大的有助于使用非感应器实现VCO(例如，环振荡器VC0)。
[0043]PD 105的输出端是一组用于控制CP 107工作的数字控制线。CP的输出端在施加到VCO 109之前被低通滤波(LPF)。在一些示例中滤波器被合并作为CP的一个完整部分。滤波器可以包括积分器部分从而滤波掉DC相位误差。为了稳定性，滤波器还可以具有超前/滞后网络或比例反馈部分。PLL的带宽对相位轨迹跟踪环的带宽进行设置。慢响应(即，低带宽)会生成较差的相位跟踪，而过快的响应(即，高带宽)又不能够对相位DAC量化误差、参考时钟毛刺和电荷泵故障进行充分的滤波。粗频率范围校准可被用于设置接近信道中心频率(例如，VCO输出的信号频率)的VCO频率，因此PLL中的VCO不需要过量的调谐范围。
[0044]为了准确控制VCO 109的相位，发射机100在控制PLL 109工作的反馈环上设有分频器117和相位DAC 119。然而，相位DAC 119受限于相位缠绕:如果RF输出信号中需要的相位超出了相位DAC的范围(例如，超出了 360度的相位，对应于上述示例性示例中的VCO输出信号的一个周期、8个比特的范围和/或200ps的范围)，相位DAC 119会达到其范围的端点(在一些示例中，可能溢出)。然而，为了调制VCO 109输出的RF信号，将需要多于360度的相位。例如，为了对序列中的具有重复的I或O的数字信号进行调制(例如，最小频移键控(MSK))，将需要能够将大于360度的相位添加到信号中的能力。
[0045]为了处理相位缠绕，发射机100包括码片相位转换器121，用于同步控制分频器117和相位DAC 119的运行。码片相位转换器121接收数据信号(例如，数字比特序列)，并控制分频器117和相位DAC 119来将数据信号中包含的信息编码到RF信号的相位中。在一些实施例中，该码片相位转换器包括时钟输入，其可以接收从参考时钟103或VCO 109的输出端中生成的信号，从而提供控制分频器117和相位DAC 119所使用的同步信号。基于此，码片相位转换器121利用分频器117的三个分频器比率(N-1、N和N+1)处理相位缠绕，这将在下面详细描述。
[0046]一般而言，码片相位转换器121实现数字信号转换器功能以向相位DAC 119提供对接收的数字信号中的信息进行编码的相位控制信号。相反，相位DAC 119根据接收的相位控制信号对由相位DAC 119引入的延时/相位进行控制，使其变为下分频信号。而且，码片相位转换器121对相位控制信号进行监控从而确定相位是否扩展到或超出相位DAC 119的全部范围(例如，在一个示例中，扩展到或超出相位的360° )。如果码片相位转换器121确定相位控制信号达到或超出相位的全部范围(例如，相位控制信号达到相位DAC 119可提供的相位/延时的全部范围的上限/最大门限限制或下限/最小门限限制)，转换器121会调整相位DAC 119和分频器117。从而通过调整相位DAC 119和分频器117的相位和计数，码片相位转换器控制VCO 119输出的RF信号的相位从而将接收的数字信号编码为RF信号的相位。
[0047]如果相位超出了由相位DAC引入的相位/延时的全部范围(例如，360°的相位)且需要额外的相位/延时，则转换器121将一个计数添加(N+1)到分频器117中并从提供给相位DAC 119的相位信号中减去一个相位周期(否则，会控制相位DAC 119将相位DAC弓丨入的相位/延时减少一个VCO输出信号的周期)。通过将一个计数增加到分频器117中，其周期扩展了一个VCO输出信号周期，分频器117输出的信号变慢(例如，VCO输出的RF信号的频率除以126而不是125，导致分频信号具有25.2ns的周期，替代了 25ns的周期)。另外，通过将相位DAC引起的相位/延时降低一个VCO输出信号周期(例如，200ps)，限制或消除了将一个计数添加到分频器117生成的影响，同时重构了可以由相位DAC 119提供的相位/延时的全部范围。
[0048]相反，如果相位扩展到O度以下(例如，需要较小的相位)，那么转换器121从分频器117中缩减或减去一个计数(N-1)并在提供给DAC 119的相位信号上增加一个相位周期(否则，控制相位DAC 119将相位DAC引起的相位/延时增加一个VCO输出信号周期)。对分频器117减少一个计数后，其周期减少一个VCO输出信号周期，分频器117输出的信号变得更快(例如，将VCO 109输出的RF信号的频率除以124而不是125