方法是使用一个外部RF分析器来对VCO的输出进行检波从而提供频率或相位。两个分频/DAC事例之间的交替会生成小的频率或相位扰动。可以调整相位DAC比例因子直到这种扰动变为最小，正如外部设备测量的。可替换地，比使用外部设备更好的是，可以使用片上内置测试电路来检测交替误差和相位DAC的全部范围的调整。将交替延时误差转换为控制电压的一种方法包括使用PLL环中已经存在的Η)105的输出信号来驱动附加电荷泵(未示出)。如果具有分频器计数改变的附加电荷泵的输入被同时破坏，则高相位DAC比例因子将驱动电荷泵处于高电压，而低相位DAC比例因子将驱动电荷泵处于低电压。这种电荷泵输出电压可用于控制环中来调整相位DAC 119的全部范围。其它相位检测器(PD)或复用器也可以替代PLL环中的H) 105来用于感测交替延时误差。
[0078]由于电荷泵和H)之间的失配和偏移会引起错误，上述相位DAC调整方法会依赖于电荷泵和ro的工作特性。另一种方法使用正反馈和PLL电路来避免失配错误。这种方法中，首先允许PLL使用分频器N和相位DAC 360度设置进行锁存。接着，PLL环极性转换为正反馈(例如，与相位DAC 119连接的ro 105的输入端的极性从负相输入转换为非负相输入)。通过PLL环极性转换，分频器117转换为N+1并且相位DAC 119转换为一个周期中的O度。随后，分频器117和相位DAC 119分别转换回除以N和O度。如果出现比例因子误差并引起正电荷注入，那么正反馈将驱动环处于高电压。相反，如果出现比例因子误差并且是相反极性，将发生负电荷注入并且环变为低电压。随后根据电荷诸如的极性微调相位DAC 119的全部范围以达到适应环极性转换的零电荷注入水平(或小于门限的电荷注入)。
[0079]另一种方法包括对正常模式下监控PLL生成的VCO控制电压进行监控(即，监控VCO的输入节点的电压)。在上述两种情况(N/360。和N+1/0。)之间发生转换时，在控制电压上通常会出现可以感测到的干扰(glitch)。用于监控VCO输入控制电压的电路可以检测该干扰。电压变化很小，因此，需要使用精细的偏移归零、削减、平均和/或积分来检测误差。任意相位缠绕也会生成干扰，本技术可以检测到该干扰。
[0080]另一种不同方法包括直接对相位DAC校准。首先，使用开关将相位DAC 119从PLL分频器117中断开并将其与VCO信号的缓存版本连接。通过利用开关创建短信号来关闭PLL环，从而将相位DAC 119替代为分频器117的输出端和H) 105的输入端之间的直接连接。随后在相位DAC 119的输入端和输出端之间放置相位检测器(PD)。相位DAC的输入和PD的一端是缓存的VCO信号。相位DAC的输出和相位检测器的第二输入是相位延时的VCO信号。如果相位DAC比例因子与一个VCO周期准确相等，那么输入和输出信号将一致(相位DAC具有准确的一个周期延时)。通过调整相位DAC比例，直到相位检测器的输入达到一致，可以对任意相差进行修正。如果装置匹配是适当的，则可以使用相位DAC复件而不将相位DAC 119从PLL环断开。
[0081]在另一个示例中，可以使用两个具有公共参考频率的PLL实现对相位DAC传输功能(例如，将输入数字信号的比特与VCO输出信号的相位延时关联的传输功能)的测量。将被特征化的相位DAC置于第一环中。以整数分频比(例如，分频因子为N)运行第二环(并且，如果第二环具有相位DAC、相位DAC设置常量)，例如，除数为N，并将相位DAC延时设置为常数并设置为O。从而第二环提供常数频率参考Fl。即，将环特征化为，第一环置于相同的结构中。由于两个PLL都具有相同的频率参考并具有相同的配置，所以它们的输出应该呈现相同的相位。然而，实际上，环之间的静态偏移和相位噪声会使得第一和第二环的相位互相偏离。可以通过例如将第一环的VCO的缓存输出信号与第二环的VCO的缓存输出信号相乘来测量该相位偏离。该相乘计算的输出会具有根据两个输出的相对相位而变化的值。测量可以是数字的或模拟的或组合的(例如，模拟相乘后执行ADC和数字处理；数字处理只能使用触发器(或其它量化器)使得一个输出对其它输出进行采样来操作；通过采样器后的数字滤波器，可以添加相位噪声以漂白采样输出来将量化噪声滤除)。可以测量复用器输出并从而生成第一测量值cal_Phasel。接着，将第一环的相位DAC增加一个计数。受到相对相位变化的影响，复用器输出中的差发生一定数量的改变；配置与改变的相位被有效地同步解调。再次测量复用器的输出并生成cal_Phase2。两个测量值cal_Phasel和cal_Phase2之间的差值和与其相似的其它测量值表示对从相位DAC输入到延时输出中的变化效果进行的高解析度测量，在第二参考环提供的相位轨迹上将相位协同系统有效地转换为旋转基本函数。在一些选择性实施例中，可使用第一环对第二环的相位DAC进行校准。
[0082]既可以在数字域也可以在模拟域中对相位DAC比例因子进行调整。除非误差接近零，否则可以对相位DAC缩放比例或上溢设置点进行数字调整。可选地，可以通过将数字输入相位字映射为DAC控制字来对相位比例因子进行数字调整以执行补偿。除了数字调整，可以调整相位DAC模拟比例因子从而保持相同的数字范围。可以通过对模拟域中的信号进行调谐来调整相位DAC比例因子(例如，调整图8或图9中所示的转换器的驱动强度的变化生成的电压或电流)。相位DAC的非线性(例如，也可以在模拟和数字域中进行差分非线性(DNL)和积分非线性(INL))补偿。例如，可以通过调整在数字输入相位字和DAC控制字之间的映射来进行非线性数字补偿。
[0083]对于相位DAC非线性的修正，可以采用多种方法来提高相位DACl 19的线性。如果相位DAC 119包括重复单元(例如，串联耦接的多个相等的延时单元)，则可以通过对每个单元生成的相位偏移进行均衡来实现非线性校准。例如，应当具有相同相位延时的两个不同相位DAC单元之间进行转换的同时，可以运行PLL。如果H) 105测量的误差是平坦的或是常量，那么各个单元相等并引入彼此相同的相位量。如果ro误差测量值在正值和负值之间变化，那么各个单元并不相等并可以进行修正以改良单元间的匹配。可以通过电路来检测正/负转换，这种电路(I)对信号进行修剪(Chop)和滤波，(2)将一个单元置零，并随后对其它单元采样，或3)获得一个单元与另一个单元之间的差值。
[0084]图10至图16是图1至图6的发射机的模拟执行的绘图。具体地，将图3的发射机300模式化来验证上述方法以及优化所述结构和设计。模型包括VCO动态、PLL分频器、内环相位DAC、积分/比例控制电荷泵和由分频器除以2 (用于将5GHz转换为2.5GHz)的RF输出。PLL环的带宽用于对用于相位轨迹的滤波进行设置。变化的电荷泵电流对PLL带宽进行调整。所有的模拟都使用了 40MHz采样速率的7个比特的相位DAC。相位DAC比例为每个码字360/200度。该模型中包括非理想状态具有的噪声、DAC量化误差和电荷泵偏移。
[0085]考虑了三种不同的情景和输出RF信号作为测量的部分:⑴协议IEEE 802.15.4中2Mchips/秒的0QPSK，(2) 4Mchips/秒的高斯最小移相键控(GMSK)，和(3) IMchips/秒的传统蓝牙。
[0086]情况1-1EEE 802.15.4 中 2Mchips/ 秒的 OQPSK
[0087]IEEE 802.15.4协议使用半正弦脉冲成形调制的0QPSK，在2.405到2.48GHz之间具有16个5MHz空间的信道中心。通过数学转换，半正弦脉冲成形调制的OQPSK可以转换为频移键控(FSK)的一个特殊事例的MSK。对于I使用较高频率、对于O使用较低频率进行调制。相位是频率在时间上的积分，因此，相位轨迹是上升斜坡或下降斜坡的序列。最简单的方法是分段地使得I斜坡上升、使得O斜坡下降。然而，较好的方法是使用码片对(00、01,10,11)来替代，因为可以选择最优轨迹成形用于相位翻转(01和10)。
[0088]图10展示了对IEEE 802.15.4进行模拟的测量结果，该模拟具有初始相位锁存瞬态(介于O到0.1u秒之间)，其后有码片序列[0，O, O, I, O, I, O, O, O, I, I, I, I, O, O, O]的相位轨迹跟踪。图10展示的是关于理想相位轨迹的测量结果。图11对展示的关于理想相位轨迹的相位跟踪进行了放大展示。系统被优化用于更好的沿着轨迹跟踪，但特殊地是码片判决点上的低误差会生成理想地4%的误差矢量幅度并低于误差模型的7%。图12展示了SdBm上的轨迹的模拟功率谱，与功率谱屏蔽比较显示。该谱比标准OQPSK传输具有更紧密的扩展和更小的波瓣，这是因为反相峰值和低谷被控制器略有平滑(例如限制的带宽)。该模拟中的控制器带宽为2MHz。
[0089]情况2:4Mchips/ 秒的 GMSK
[0090]提出的发射机可以以更高的码片速率调制信号并提供任意水平的高斯平滑。图13展示了 4Mchips/秒GMSK的轨迹，调制指数为0.5并且BT = 0.5 (BT为高斯平滑测量值)。图13中将高斯成形GMSK与MSK相位进行了对比展示。图14展示了 8dBm的功率谱。该模拟中，控制器带宽为2MHz。由于GMSK的谱更加高效，所以GMSK 4Mchips/秒的信号具有大约与半速率IEEE 802.15.42Mchip/秒的信道带宽相同的带宽。因此，可以在相同的带宽中传输两倍的数据速率。
[0091]情况3: IMchip/秒的传统蓝牙
[0092]最后的模拟示例针对传统蓝牙。这是IMchip/秒的GFSK，调制指数为0.32、高斯平滑值BT = 0.5。电荷泵电流被降低以提供0.5MHz的PLL环带宽来对用于较慢信号的相位DAC量化误差进行平滑。低PLL环带宽也会使用抖动(例如，通过脉冲编码调制或增量总和调制、以高于要获得更精确的带内信号解析度的期望信号带宽的速率，在两个相邻DAC码字之间交替，而不仅仅由DAC提供)方式对任何DAC值的sub-LSB (最低有效位)插值进行平滑。由于PLL不能减少尽量多的噪声功率，较低PLL环带宽的缺点是增加相位噪声。图15展示了蓝牙轨迹，图16展示了 8dBm的窄带IMHz信道功率谱。
[0093]例如，展示的和描述的与图1-6相关的发射机100-600可以利用如图7至图9所示的电路组件来实现。通常，将发射机100-600制作为在集成电路基板上集成并安装在集成电路封装组件中的集成电路。在一些示例中，包括发射机100-600的集成电路和封装将会是单一用途的电路，其只包括实现发射机100