一种延迟锁相环的制作方法
【专利说明】
【技术领域】
[0001]本实用新型属于锁相环技术领域，特别涉及一种延迟锁相环。
【【背景技术】】
[0002]请参阅图1所示，现有延迟锁相环DLL的工作原理为:输入时钟VCLK进入DLL延迟链，经过延迟后产生输出时钟，输出时钟经过反馈电路后产生反馈时钟，输入时钟与反馈时钟在DLL鉴相器进行相位比较后输出UP或DN的信号到DLL逻辑控制电路去控制DLL延迟链的增加或减少，直到输入时钟与反馈时钟的相位对齐。
[0003]输入时钟采样到反馈时钟的高电平时，UP = 1，DN = O ;输入时钟采样到反馈时钟的低电平时，DN = LUP = Oo
[0004]DLL的更新速度:输入时钟和反馈时钟的初始相位关系如图2所示。由于输入时钟和反馈时钟的初始相位差tdO较大，所以DLL以一个较快的速度lstep/ (n*tck)(表示η个时钟周期更新一次延迟链)去更新输入时钟和反馈时钟的相位差；tck为时钟周期。
[0005]当输入时钟和反馈时钟的相位差几乎为O时，如图3所示。为了过滤输入时钟和电源上的一些很小的噪声，DLL的更新速度会变慢，从lstep/(n*tck)变为lstep/(m*n*tck)(表示n*m个时钟周期更新一次延迟链)，即更新速度变慢了 m倍。
[0006]现有技术存在以下的问题:
[0007]在正常情况下，DLL锁定后改变更新速度是合理的，可以有效过滤输入时钟和电源上的一些很小的噪声，保持DLL延迟链的稳定。但是，当DLL锁定以后，芯片可以进入到电源关闭模式，当电源关闭模式退出时，电源上会有一个较大的波动，这个波动的幅度和持续时间远远超过了输入时钟和电源上的一些正常的、很小的噪声波动，如图4所示。
[0008]由于电源的不稳定，导致DLL延迟链的延迟时间出现很大的变化，从而导致输入时钟VCLK和数据对齐信号DQS的相位差不是几乎为0，而是有一个相位差δ，如图5所示。
[0009]电源关闭模式退出后，系统需要输入时钟VCLK和数据对齐信号DQS的上升沿立即处于对齐状态，如果电源波动较大，DLL需要更新DLL延迟链的长度以让输入时钟VCLK和数据对齐信号DQS的上升沿尽快对齐。此时DLL的更新速度是lskp/ (m*n*tck)，意味着DLL在用一个很慢的速度去让输入时钟VCLK和数据对齐信号DQS的上升沿对齐，如果电源不稳定的时间较长，那么输入时钟VCLK和数据对齐信号DQS之间的相位在很长时间内都没有对齐，系统操作就会出现错误。
【【实用新型内容】】
[0010]本实用新型的目的在于提供一种延迟锁相环，以解决上述技术问题。
[0011]为了实现上述目的，本实用新型采用如下技术方案:
[0012]一种延迟锁相环，包括延迟链、鉴相器、反馈电路、逻辑控制电路和计数器；输入时钟信号线连接延迟链和鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端连接鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链；计数器的输入端连接存储器控制系统，计数器的输出端连接逻辑控制电路。
[0013]优选的，逻辑控制电路的输出端通过增/减电路和更新速度电路连接延迟链；所述增/减电路用于控制延迟链的增减；所述更新速度电路用于改变延迟链的更新速度。
[0014]优选的，所述计数器用于接收存储器控制系统发出的电源关闭模式退出信号，并输出第一信号给逻辑控制电路，逻辑控制电路通过更新速度电路控制延迟链的更新速度从lstep/(m*n*tck)变为1st印/ (n*tck)，加速输入时钟VCLK和数据对齐信号DQS的上升沿对齐；同时，计数器根据预先设定的电源关闭模式退出至电源波动稳定的时间长度进行计数，到设定时长后同步器输出第二信号给逻辑控制电路，逻辑控制电路通过更新速度电路控制延迟链的更新速度恢复为lstep/ (m*n*tck) ；n和m均为正整数，且m彡2。
[0015]优选的，η= 2，m = 8。
[0016]相对于现有技术，本实用新型具有以下有益效果:
[0017]本实用新型通过设置计数器，在电源关闭模式退出时，加快延迟链的更新速度，以保证VCLK和DQS的上升沿尽快对齐，系统操作不会出现错误；电源波动稳定后，控制延迟链恢复更新速，以抑制输入时钟和电源上的一些较小的噪声。
【【附图说明】】
[0018]图1为现有延迟锁相环的结构示意图；
[0019]图2为输入时钟和反馈时钟的初始相位示意图；
[0020]图3为DLL锁定后输入时钟和反馈时钟的相位示意图；
[0021]图4为电源关闭模式退出时电源上的波动示意图；
[0022]图5为由于电源波动导致VCLK和DQS之间有相位差δ的示意图；
[0023]图6为本实用新型更新控制方法的更新速度在电源关闭模式退出时发生变化示意图；
[0024]图7为本实用新型延迟锁相环的结构示意图。
【【具体实施方式】】
[0025]请参阅图7所示，本实用新型一种延迟锁相环，包括延迟链、鉴相器、反馈电路、增/减电路、更新速度电路、逻辑控制电路和计数器。
[0026]输入时钟信号线连接延迟链和鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端连接鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端通过增/减电路和更新速度电路连接延迟链；计数器的输入端连接存储器控制系统，接收存储器控制系统发出的电源关闭模式退出信号，计数器的输出端连接逻辑控制电路。
[0027]该延迟锁相环的更新控制方法包括:当电源关闭模式退出后，存储器控制系统发出电源关闭模式退出信号给计数器，计数器输出第一信号给逻辑控制电路，逻辑控制电路通过更新速度电路控制延迟链的更新速度从lstep/ (m*n*tck)变为lstep/ (n*tck) ;DLL的更新速度变快，会让输入时钟VCLK和数据对齐信号DQS的上升沿尽快对齐，以保证系统操作不会出现错误。同时，计数器根据预先设定的电源关闭模式退出至电源波动稳定的时间长度进行计数，到设定时长后同步器输出第二信号给逻辑控制电路，逻辑控制电路通过更新速度电路控制延迟链的更新速度从lstep/ (n*tck)变为lstep/ (m*n*tck)，以抑制输入时钟和电源上的一些较小的噪声，如图6所示。
[0028] 本实用新型中，η和m均为正整数，且m彡2。优选的，η = 2，m = 8。
【主权项】
1.一种延迟锁相环，其特征在于，包括延迟链、鉴相器、反馈电路、逻辑控制电路和计数器；输入时钟信号线连接延迟链和鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端连接鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链；计数器的输入端连接存储器控制系统，计数器的输出端连接逻辑控制电路。
2.根据权利要求1所述的一种延迟锁相环，其特征在于，逻辑控制电路的输出端通过增/减电路和更新速度电路连接延迟链；所述增/减电路用于控制延迟链的增减；所述更新速度电路用于改变延迟链的更新速度。
【专利摘要】本实用新型公开一种延迟锁相环，所述延迟锁相环包括延迟链、鉴相器、反馈电路、逻辑控制电路和计数器；输入时钟信号线连接延迟链和鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端连接鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链；计数器的输入端连接存储器控制系统，计数器的输出端连接逻辑控制电路。本实用新型通过设置计数器，在电源关闭模式退出时，加快延迟链的更新速度，以保证VCLK和DQS的上升沿尽快对齐，系统操作不会出现错误；电源波动稳定后，控制延迟链恢复更新速度，以抑制输入时钟和电源上的一些较小的噪声。
【IPC分类】H03L7-081
【公开号】CN204481792
【申请号】CN201520172956
【发明人】刘成
【申请人】西安华芯半导体有限公司
【公开日】2015年7月15日
【申请日】2015年3月25日