流水线型模数转换器的制造方法

文档序号:10353797阅读:427来源:国知局
流水线型模数转换器的制造方法
【技术领域】
[0001]本实用新型涉及一种流水线型模数转换器,特别涉及一种基于时域交织技术的流水线型模数转换器。
【背景技术】
[0002]模数转换器(ADC)用于将模拟信号转为数字信号,广泛用于各种数据采集以及通信系统中,而ADC的采样速率直接决定了所能处理的信号带宽。随着数据带宽的不断增加,对ADC的采样速率的要求也日益提高。
[0003]现有的ADC有多种架构,如流水线(pipelined)型ADC、逐次逼近(SAR)型ADC、快闪(flash)型ADC、时域交织(interleaved)型ADC等。在这些架构中,流水线型ADC能同时实现比较高的精度和速度,因而得到广泛应用。
[0004]而时域交织架构是利用多个低采样速率的ADC来构成一个高采样速率的ADC,其对提高ADC的采样速率效果明显。比如,将N个采样率为fs的低速ADC进行时域交织后,可以达至IjNXfs的采样率。然而该架构有两个显著的问题:首先,其包含了多个(比如N个)子通道,所以功耗和面积是每个子通道的N倍;其次,这N个子通道间的增益误差(gain error)、失调电压(offset voltage)、采样时间偏差(timming skew)等因素会在输出频谱中引入很多的杂散(spur),极大地限制了 ADC的精度,而这些所有的误差源中,又属采样时间偏差最难处理(因其跟输入信号的幅度、频率以及制造工艺和温度强烈相关)。
[0005]因此,在利用时域交织架构来提高ADC的采样速率的同时,需要降低各种误差,以保证采样精度。
【实用新型内容】
[0006]为此,本实用新型提供了一种流水线型模数转换器,包括多个流水级,其中,至少一个所述流水级构造为:在子ADC和放大器之间串联连接有相互并联连接的多个子DAC,所述多个子DAC还分别配置有多个选通器,各所述选通器配置为:当所述选通器选通时,与其对应的所述子DAC处于工作模式;当所述选通器关闭时,与其对应的所述子DAC处于等待模式。
[0007]进一步地,至少一个所述流水级还包括随机数生成器,至少一个所述流水级根据所述随机数生成器输出的随机数来控制所述多个选通器的选通和关闭,所述随机数生成器输出随机数的频率为每个所述的流水线型模数转换器的采样周期输出一个随机数。所述随机数的取值的个数与处于等待模式的所述子DAC的个数相同,所述随机数的取值与处于等待模式的所述子DAC—一对应,当所述随机数生成器输出某个随机数时,至少一个所述流水级控制与所述某个随机数对应的所述子DAC所配置的所述选通器选通,同时控制其他处于等待模式的所述子DAC所配置的所述选通器关闭。
[0008]优选地,所述随机数生成器构造为采用DEM算法生成随机数,所述放大器为运算跨导放大器。
[0009]本实用新型的流水线型模数转换器,采用时域交织技术来提高模数转换器的采样速率,同时还保留了流水线型模数转换器的高精度的优点。
【附图说明】
[0010]图1为现有的流水线型模数转换器的结构示意图;
[0011]图2为本实用新型的流水线型模数转换器的一个流水级的一个实施例的结构示意图;
[0012]图3为图2的工作时序的一个实例的示意图。
【具体实施方式】
[0013]下面结合附图和【具体实施方式】对本实用新型的流水线型模数转换器作进一步的详细描述,但不作为对本实用新型的限定。
[0014]如图1所示,为现有的流水线型模数转换器的结构示意图。其包括输入缓冲器40、多个级联的流水级(例如,第一流水级10、第二流水级20等)、以及最后一级的FLASH ADC30,各个流水级的输出信号VADC输出到数字校正模块50,最终拼接形成该模数转换器的数字信号Vout输出。各个流水级的位数可以根据精度要求进行取值,例如,包含6个流水级的流水线型模数转换器,其第一流水级10可以为4比特,第二流水级20到第六流水级(图中未示出)以及FLASH ADC 30均为3比特,最终输出的数字信号Vout为16比特。
[0015]本实用新型的流水线型模数转换器,其关键特征在于,对至少一个流水级的结构做出了改进。图2所示为本实用新型改进后的一个流水级的一个实施例的结构示意图。可以理解的是,本实用新型的流水线型模数转换器可以有部分流水级采用此结构,也可以全部流水级均采用此结构。优选地,本实用新型的流水线型模数转换器的各个流水级均采用该结构。
[0016]如图2所示,为本实用新型的流水线型模数转换器的至少一个流水级的结构示意图。在子ADC I和放大器3之间串联连接有相互并联连接的多个子DAC,图2所示为3个,即子DAC 2a、2b、2c。各个子DAC 2a、2b、2c分别接收子ADC I输出的信号,并将各自的输出分别送入放大器3,经放大器3放大后的信号Vo输出到下一个流水级。子ADC I的输出信号还送入编码器4,编码后的信号VADC输出到数字校正模块50。
[0017]多个子DAC 2a、2b、2c还分别配置有多个选通器,如2所示为多个选通开关swl、sw2、sw3 ο各选通器配置为:当选通器选通(即选通开关swl、sw2、sw3闭合)时,与其对应的子DAC 2a、2b、2c处于工作模式;当选通器关闭(即选通开关swl、sw2、sw3断开)时,与其对应的子DAC 2a、2b、2c处于等待模式(idle mode)。
[0018]各子DAC 2a、2b、2c处于工作模式时,在一个工作周期内,均依次经过以下四个工作相位:DAC复位相(DAC reset phase)、DAC采样相(sampling phase)、放大器复位相(OTAreset phase)、和放大器建立相(OTA settling phase)。其中,DAC复位相和DAC采样相的持续时间的总和、以及放大器复位相和放大器建立相的持续时间的总和,均为流水线型模数转换器的一个采样周期,即每个子DAC的工作模式持续两个采样周期。
[0019]其中,DAC复位相用以清除上一个相位子DAC电容阵列上的残留电荷,以减少采样过程中的失真(distort1n);处于DAC采样相时,子DAC的电容跟随输入信号,并在采样结束瞬间“冻结”输入电压;放大器复位相用以清楚OTA和反馈电容CFB上所残留的上一个相位的电荷,以减少失真;处于放大器建立相(OTA settling phase)时,子DAC阵列根据子ADC的输出结果向反馈电容CFB上传输相应的电荷,通过OTA建立输出。
[0020]对每一个子DAC而言,一旦其离开等待模式进入工作模式,必须要顺序经过上述四个工作相位,这四个工作相位构成了一个完整的工作周期。
[0021]进一步地,该流水级还包括随机数生成器
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