专利名称：时钟数据恢复电路及其实现方法
技术领域：
本发明涉及一种时钟数据恢复电路及其实现方法，尤其涉及窄带通讯领域E1数据处理中的一种时钟数据恢复电路及其实现方法。
背景技术：
在通讯领域中为了更好的同步传送数据，通常情况下时钟隐含在用户数据之中，由于用户数据在经过各种外界信号干扰之后有很大的抖动，在进入E1数据处理系统之前，确保数据的平稳性就显得非常重要，因而时钟数据恢复电路在通讯领域E1数据处理系统被广泛的应用来保证时钟数据的稳定性。
目前时钟数据恢复电路通常是由数模混合电路实现。用户数据在模数转换后，通过锁相环电路对用户数据和时钟进行提取恢复。锁相环技术是一种时钟恢复电路所广泛采用的实现方法。图2为常用的锁相环技术来实现时钟数据恢复的方法。其基本的工作原理如下频率锁定后，数据采样模块使用的时钟为压控振荡器输出的稳定时钟，输入信号产生抖动时，鉴相模块将输入信号相位和压控振荡器输出信号相位进行鉴相输出，通过电荷泵模块形成相应的电压差信号，低通滤波器完成对该电压差信号的高频和噪声信号去除功能，保证系统环路的稳定性，电压差信号作用在压控振荡器上促使其输出信号频率与输入信号频率靠拢直至频差消除，进而完成频率锁定功能。整个系统中压控振荡器、电荷泵、低通滤波器及鉴相器属于核心组件，其性能的高低直接影响整个时钟数据恢复电路的去抖能力。所以针对各种不同恢复频率的要求，这些组件都有各自的不同的算法和相应的结构来完成。在对时钟数据稳定要求颇高的系统中，时钟频率又比较高的情况下这些模块是通过模拟电路来实现的，以便来满足系统的高性能要求。由于模拟电路在纯数字系统电路中通常不好进行验证，目前许多系统中已经逐步开始采用纯数字的锁相环来实现时钟数据恢复，但是由于各种数字电路实现方法不一，通常情况下会出现时钟数据恢复在低频下出现抗抖动能力比较差的情况。
发明内容
本发明所要解决的问题是在于提出了一种用于E1数据通讯系统中时钟数据恢复电路及其实现的方法，可以实现时钟数据恢复在低高频下有较好的抗抖能力。
为了实现上述发明目的，本发明提供了一种时钟数据恢复电路，其特点在于，包括数据相位检测模块、除N分频模块、数据缓冲模块和恢复时钟调整模块；所述数据相位检测模块，用于对输入RZ信号进行相位检测和扩展，产生所述N分频模块所需要的触发信号和所述数据缓冲模块所需要的数据输入信号；所述除N分频模块，接收所述数据相位检测模块产生的触发信号和外部参考时钟信号，经分频处理产生所述数据缓冲模块所需要的读写时钟信号；所述恢复时钟调整模块，用于对所述除N记数器分频模块所产生的基本写读时钟信号进行调整，将其作为所述数据缓冲模块的写读时钟信号，从而完成对所述RZ信号的去抖调整，并输出恢复读时钟信号；所述数据缓冲模块，用于将所述相位检测模块送来的数据信号，依据所述恢复时钟调整模块送来的读写时钟信号完成在缓冲区的写读，并输出非归零NRZ信号。
上述的时钟数据恢复电路，其特点在于，所述除N记数器分频模块接收到所述数据相位检测模块产生的脉冲触发信号后，从零开始循环记数，根据N值自动清零，N值用来确定相位调整幅度。
上述的时钟数据恢复电路，其特点在于，所述除N分频模块为24分频记数器，其选用的参考时钟XCLK为49.152MHz。
上述的时钟数据恢复电路，其特点在于，由所述恢复时钟调整模块输出的恢复时钟RCLK为2.048MHz。
为了更好地实现本发明目的，本发明还提供一种时钟数据恢复电路实现的方法，其特点在于，包括如下步骤对输入归零信号RZ进行数据相位检测和扩展，检测出数据脉冲信号，并产生脉冲触发信号，用于触发记数分频；
对参考时钟信号进行分频，产生读写时钟信号，用于控制所述归零信号RZ的数据写入/读出数据缓存区；根据所述数据写入缓冲区的抖动积累，相应进行恢复时钟动态调整，并输出恢复时钟信号；从数据缓冲区将去抖的数据信号作为NRZ信号输出。
上述的时钟数据恢复电路实现的方法，其特点在于利用脉冲触发信号对写时钟WRCLK记数器进行复位，并通过调整写时钟WRCLK记数器的起始值进行所述数据信号的去抖。
上述的时钟数据恢复电路实现的方法，其特点在于恢复时钟调整是通过调整数据缓冲区FIFO的深度和调整写读时钟之间调整的时隙宽度进行的去抖。
上述的时钟数据恢复电路实现的方法，其特点在于，对所述参考时钟XCLK进行24分频，所述XCLK为49.152MHz。
上述的时钟数据恢复电路实现的方法，其特点在于，输出的恢复时钟RCLK为2.048MHz。
本发明所述时钟数据恢复电路，根据E1通讯数据的特点，有效地采用缓冲技术，对RZ信号进行了时钟数据的恢复，能够灵活快速的锁定恢复时钟，有很好的低频和高频去抖特性，整个系统可以很好的作为一个很小的模块集成到全数字电路的E1成帧器中，提供平滑的2.048MHz恢复时钟和NRZ信号供成帧器进行处理。
图1是时钟恢复电路在E1系统中的位置；图2是利用数字锁相环结构实现时钟恢复电路；图3是本发明所述时钟数据恢复电路的系统结构图；图4是数据检测与读写时钟产生时序图；图5是读写地址比较调整读时钟时序图。
具体实施例方式
下面结合附图，对本发明做进一步的详细描述。
图1描述了时钟数据恢复模块在整个数据处理系统中的位置。由附图可以看出时钟数据恢复模块在E1系统中的位置，用户数据在经过均衡模数转换输出RZ信号到时钟数据恢复模块，RZ信号经过时钟数据恢复电路后恢复出整个模块的系统时钟RCLK和将要进一步处理的数据NRZ信号。
图3是本发明时钟数据恢复电路的系统结构图。它包括四大部分数据检测模块11、N分频记数器模块12、数据缓冲模块13和时钟调整模块14时。为了提高时钟调整的灵敏度，平滑小的时钟抖动，根据需要恢复2.048MHz的时钟，选用参考时钟XCLK为49.152MHz。
数据检测模块11将输入进来的RZ信号进行信号检测，实现中为了提高对RZ信号的抖动容限，该数据检测模块11同时适当的对RZ信号进行有效的扩展，检测到数据脉冲以后产生触发(TRIGGER)信号，该信号传递给N分频记数器模块12，用来对产生数据缓冲模块13写时钟WRCLK的记数器进行复位操作。N分频记数器模块12根据参考时钟XCLK进行24分频产生WRCLK，WRCLK作为数据缓冲模块13的写数据时钟将RZ信号写入数据缓冲区。另外数据缓冲模块13的读时钟RDCLK也通过XCLK 24分频后获得，RDCLK将数据缓冲区中缓冲的数据去抖后以2.048M的速率读出。读时钟RDCLK依据输入RZ信号进行去抖调整功能由恢复时钟调整模块14完成。同时，由恢复时钟调整模块14输出恢复时钟信号RCLK。
图4描述了参考时钟XCLK与RZ信号数据脉冲、以及缓冲区读、写时钟RDCLK、WRCLK之间的时序关系。根据RZ信号的特点，输入数据的采集确定在高脉冲的中后部分。RZ信号对于信号“1”的表示由前半个时钟周期的高电平和后半时钟周期的低电平组成；RZ信号对于信号“0”的表示为全低电平。在脉冲信号到来时，由数据相位检测模块检测到数据脉冲产生触发(TRIGGER)信号，TRIGGER信号对采集时钟即写时钟WRCLK记数器进行复位，而系统中一个完整的RZ信号对应24个XCLK时钟周期，所以对信号“1”的数据采集时钟，其上升沿起始位置可以设置在TRIGGER信号之后6～10个XCLK时钟周期，一方面确保采集到相应的数据，即使多个RZ信号抖动相互叠加，也保证在相应的时钟周期采集到对应的数据，另一方面调整该时钟记数器的起始值的具体大小，可以提高低频抖动信号的去抖动能力。如图3所述，RZ信号经过模块11扩展以后，WRCLK时钟的上升沿设置可在TRIGGER信号之后8～10个XCLK时钟周期对数据进行采集，这样整体去抖性能比较高。
图5描述了读时钟RDCLK与写时钟WRCLK之间调整的时序关系。数据缓冲区采用8个字节深度的先入先出FIFO，该数据缓冲区FIFO的深度可以根据整个用户线路抖动的情况进行调整，在不影响面积的情况下可以加大FIFO的深度，提高去抖能力。每接收一个数据写地址WR_ADDR加1，每读出一个数据读地址RD_ADDR加1。另外加了四个从地址信号，WR_ADDR_A1为当前写地址的前一个地址，WR_ADDR_A2为当前写地址WR_ADDR减2；RD_ADDR_A1为当前读地址RD_ADDR减1，RD_ADDR_A2为当前读地址RD_ADDR减2。这四个地址信号的目的就是在读写时钟之间提供两个时钟周期的空隙来进行时钟的调整。根据这四个地址信号相互比较产生的读时钟周期调整信号RD_CLK_ADV和RD_CLK_RET对RDCLK的时钟周期进行调整，例如当读取数据地址RD_ADDR达到WR_ADDR_A2或WR_ADDR_A1，则说明读取的速度由于写入数据抖动比正常时钟要快一些，这时RD_CLK_ADV置1，对产生读时钟记数器进行加1增大读时钟周期。当写数据地址WR_ADDR达到RD_ADDR_A1或RD_ADDR_A2时，说明此时读取的数据由于写入数据的抖动而显得慢了一些，这时RD_CLK_RET信号置1，对产生读时钟记数器进行减1进而减小读时钟周期。有以上可以看到读取时钟RDCLK的调整幅度范围在一个XCLK周期之内，大大减小了输入RZ信号的抖动，起到了去抖功能，同时输出NRZ信号。
一方面通过如前图4中所述调整WRCLK的初始值，另外一方面通过如图5中所述灵活调整FIFO的深度和WRCLK与RDCLK时钟之间调整的时隙宽度，可以灵活的调整和提高整个时钟数据恢复系统的去抖能力。
权利要求
1.一种时钟数据恢复电路，其特征在于，包括数据相位检测模块、除N分频模块、数据缓冲模块和恢复时钟调整模块；所述数据相位检测模块，用于对输入RZ信号进行相位检测和扩展，产生所述N分频模块所需要的触发信号和所述数据缓冲模块所需要的数据输入信号；所述除N分频模块，接收所述数据相位检测模块产生的触发信号和外部参考时钟信号，经分频处理产生所述数据缓冲模块所需要的读写时钟信号；所述恢复时钟调整模块，用于对所述除N记数器分频模块所产生的基本写读时钟信号进行调整，将其作为所述数据缓冲模块的写读时钟信号，从而完成对所述RZ信号的去抖调整，并输出恢复读时钟信号；所述数据缓冲模块，用于将所述相位检测模块送来的数据信号，依据所述恢复时钟调整模块送来的读写时钟信号完成在缓冲区的写读，并输出非归零NRZ信号。
2.如权利要求1所述的时钟数据恢复电路，其特征在于，所述除N记数器分频模块接收到所述数据相位检测模块产生的脉冲触发信号后，从零开始循环记数，根据N值自动清零，N值用来确定相位调整幅度。
3.根据权利要求1或2所述的时钟数据恢复电路，其特征在于，所述除N分频模块为24分频记数器，其选用的参考时钟XCLK为49.152MHz。
4.根据权利要求3所述的时钟数据恢复电路，其特征在于，由所述恢复时钟调整模块输出的恢复时钟RCLK为2.048MHz。
5.一种时钟数据恢复电路实现的方法，其特征在于，包括如下步骤对输入归零信号RZ进行数据相位检测和扩展，检测出数据脉冲信号，并产生脉冲触发信号，用于触发记数分频；对参考时钟信号进行分频，产生读写时钟信号，用于控制所述归零信号RZ的数据写入/读出数据缓存区；根据所述数据写入缓冲区的抖动积累，相应进行恢复时钟动态调整，并输出恢复时钟信号；从数据缓冲区将去抖的数据信号作为NRZ信号输出。
6.如权利要求5所述的时钟数据恢复电路实现的方法，其特征在于利用脉冲触发信号对写时钟WRCLK记数器进行复位，并通过调整写时钟WRCLK记数器的起始值进行所述数据信号的去抖。
7.如权利要求5所述的时钟数据恢复电路实现的方法，其特征在于恢复时钟调整是通过调整数据缓冲区FIFO的深度和调整写读时钟之间调整的时隙宽度进行的去抖。
8.根据权利要求5、6或7所述的时钟数据恢复电路实现的方法，其特征在于，对所述参考时钟XCLK进行24分频，所述XCLK为49.152MHz。
9.根据权利要求8所述的时钟数据恢复电路实现的方法，其特征在于，输出的恢复时钟RCLK为2.048MHz。
全文摘要
本发明公开了一种时钟数据恢复电路用其实现方法，其中时钟恢复电路包括数据相位检测模块、除N分频模块、数据缓冲模块和恢复时钟调整模块；通过有效地利用数据处理的缓冲技术，对RZ信号进行了时钟数据的恢复，从而能够灵活快速地锁定恢复时钟，具有较好的低频和高频去抖特性，可用于通讯领域中同步数据传送过程中时钟数据的恢复。
文档编号H04L7/02GK1540911SQ0311333
公开日2004年10月27日 申请日期2003年4月25日 优先权日2003年4月25日
发明者邱敬涛, 李建宇 申请人:中兴通讯股份有限公司