检出收缩卷积码中收缩位置的装置和方法

专利名称：检出收缩卷积码中收缩位置的装置和方法
技术领域：
本发明是有关于一种使用具有收縮巻积码(punctured convolutional codes) 的格码调制(Trellis-Coded Modulation, TCM)的数字数据通信技术，特别是 有关于一种使用于接收机中的解收縮(depuncture)技术，用来处理在数字通 信系统中的收縮巻积码。
背景技术：
图1显示了一种典型的数字通信系统的方框图，该数字通信系统包括传 送器10、接收器20以及用来传送数据的通道30，其中数据可以是语音、影 像、视频信号或其他形式。如图1所示，传送器IO包括利用巻积编码器对数 据比特编码的前向纠错(Forward Error Correction, FEC)编码器12，以及使用 一种或多种不同调制机制(例如相移键控(Phase Shift Keying, PSK)，正交幅 度调制(Quadrature Amplitude Modulation, QAM))来调制FEC编码器12输 出的调制器14。调制后的符号串流则由射频处理器(图未示)调谐到所需要 的频带和载波频率，以便进行传送。相应的，接收器20接收到传送来的符号 串流并且进行处理。解调器24则利用与传送器10所采用的调制机制相关的 解调机制，解调接收到的符号串流，FEC解码器22则使用巻积解码器将解调 后的符号解码成还原比特。FEC编码器12/解码器22所采用的巻积码是一种纠错码，广泛应用于许 多实际通信系统中，它主要是针对每一个比特产生一个或多个奇偶校验位 (paritybits)，来提供传输数据的错误校正能力。数据比特和奇偶校验位的比 例一般称为编码率(code rate)。举例来说，具有编码率1/3的巻积编码器接收到一个比特，而输出三个比特。以下是以一种数字通信系统的实际范例来说明FEC机制。图2表示使用 FEC解码器22/编码器12的一种现有技术的有线电视传输系统的方框图，它 符合ITU-R建议书J-83附录B (以下简称J83B)的标准。在图2中，图l所 示的调制器14和解调器24是分别并入了格码调制(Trellis Coded Modulation, TCM)编码器126和TCM解码器226。 J83B标准中指定两种调制/解调机制， 包括64-QAM和256-QAM。 FEC编码器12包括里德所罗门(Reed Solomon, RS)编码器120、巻积交错器(convolutional interleave!") 122、乱码器(randomizer) 124和TCM编码器126。在这个例子中，通道30代表一电缆 媒介。相应的，FEC解码器22包括TCM解码器226、解乱码器224、巻积解 交错器222和RS解码器220 。RS编码器120将冗余比特加到信息比特中，以便能够校正最多3个符号 错误。巻积交错器122调整RS编码后的信息比特的顺序，以便降低突发形态(burst mode)错误。乱码器124执行比特异或(bit-wise eXclusive-OR， XOR) 操作，以便得到随机传送序列。TCM编码器126加入冗余信息到数据中，依 靠增加符号分布(symbol constellation),从而在不增加符号率的条件下增加信 噪比(signal-to-noise ratio),这部分会在后面详细介绍。TCM编码数据通过 通道30送到FEC解码器22。 TCM解码器226使用预定解码机制，例如维特 比算法(Viterbi algorithm),解码TCM编码数据。解乱码器224、巻积解交错 器222和RS解码器220则执行逆向操作以取得还原比特。如前所述，在J83B标准中，64-QAM和256-QAM调制器/解调器是分别 被并到TCM编码器/解码器之内。图3表示现有技术一种具有图2中64-QAM 调制器的TCM编码器的方框图。使用256-QAM调制器/解调器的另外一个例 子可以参考J83B的标准，这里不再叙述。在图3中，TCM编码器126按顺 序接收128个7比特的FEC信号帧。解析器300将4个7比特的符号看成一 组(也就是28个比特)并且分配成同相成分T和正交成分"Q"。如图3所示，对I成分而言，解析器300输出两个高位没有编码的比特串流302 (h， 14， 17， 110， 112)和301 (12， 15， 18, 1 ， 113)，以及一个低位编码位元串流305 (10， 13， 16， 19)。对Q成分而言，解析器300输出两个高位未编码比特串流304 (Qp Q4， Q7， Qu)， Q12)和303 (Q2， Q5, Q8， Q ， Q13)，以及一个低位 编码比特串流306 (Qo， Q3， Q6， Q9)。未编码比特串流301、 302、 303、 304 被送到QAM映射器(mapper) 340，编码比特串流305和306则送到差分预 编码器(differential pre-coder) 310。差分预编码器310对于I和Q比特对执 行旋转不变格码运算(rotationally invariant trellis coding), I和Q比特对就成了Qo和Io， Q3和l3， Q6和l6， Q9和l9。差分预编码器310则分别输出差分编码低位串流X和Y到收縮二进制巻积编码器(punctured binary convolutional encoder) 320和330。收缩二进制巻积编码器320和330是具有收縮码的编码率1/2的二进制巻 积编码器。 一般来说，像是TCM码和RS码等的纠错码是通过增加冗余^"息 来提升抗噪能力。然而，如果传送所有编码的奇偶校验位的话，信息载量会 因为过多冗余信息而降低。收縮技术(puncturing)就是来补偿使用纠错码时 信息载量的损失，它主要是通过略去传送器和接收器事先确认的部分奇偶校 验位的方式来达到的。符合J83B标准的收縮二进制巻积编码器320和330是 采用5/8收縮率(puncturerate),也就是对于来自巻积编码器的每8个比特， 只传送其中的5个比特，这使得整个收縮编码率是4/5，也就是根据4个输入 比特产生5个输出比特。图4表示图3的收縮二进制巻积编码器320的方框图。收縮二进制巻积 编码器330和它的结构相似，因此不再重复说明。收縮二进制巻积编码器320 包括四个缓存器321、 322、 323和324，两个异或门325和326，以及一个交 换器(commutator)328。四个缓存器321-324用来存储四个先前输入比特X[O]， X[-l]， X[-2]， X[-3]，它具有16种组合，可以定义出收缩二进制编码器320 的状态。如图4所示，输出码OUTu和OUTL可以表示成<formula>formula see original document page 9</formula>(2)公式(1)和(2)是根据生成码(generating codes) Gl和G2所决定， 其中Gl=[10101]， G2=[lllll]。必须注意的是，不同的巻积编码器具有不同 的生成码。交换器328则利用收缩矩阵[P1: P2]=
来实现收縮功 能，其中"O"表示不需传输而"ABCDE"表示需传输的顺序。对于每个格码编码群而言，收縮二进制巻积编码器320可以从4个输入 比特X[l]、 X[2]、 X[3]、 X[4]产生8个巻积编码比特。交换器328则从8个巻 积编码比特中，根据收缩矩阵选择出5个比特，作为输出U[l]、 U[2]、 U[3]、 U[4;j、 U[5]。也就是码收縮处理将编码率1/2转换成收縮编码率4/5，因此只 有5个编码比特在收縮处理后留下来。将具有收縮码的巻积码进行解码，需要了解巻积编码方式和收縮矩阵。 在J83B电缆系统中，举例来说，由于没有训练序列(training sequence),因 此也必须根据输入的比特串流来确认出收縮分界(punctureboundary)或收縮 位置(puncture position)。如上所示，4个输入比特会产生一组5个比特的输 出编码比特，这表示在接收器上，对于TCM解码器的输入比特串流有5种可 能的收縮位置。美国专利第6，233，712号揭示了一种64/256正交幅度调制-格码调制 (Quadrature Amplitude Modulation Trellis Coded Modulation, QAM TCM)的解 码器，能够确定出收縮位置。其中揭示的解码器包含解收縮电路、维特比解 码器、再编码/收縮电路以及同步电路。输入的QAM信号串流先被解调成一 同相(in-phase)成分和一正交(quadrature)成分。解收縮电路则是利用测试 用收縮位置，产生一解收縮同相成分和一解收縮正交成分。维特比解码器则 对于每对符号产生一解码同相比特和解码正交比特，接着，再编码/收縮电路 则对解码同相比特和解码正交比特，执行二进制巻积编码和收縮处理，以还 原测试用的输入编码符号。相对的，同步电路则根据同相成分和正交成分执行硬决定(hard decision),产生硬决定符号(hard symbols),最后将硬决定符 号与再编码/收縮电路所产生的还原编码符号进行比较。如果测试用收縮位置 是正确的，硬决定符号和还原编码符号间的差异会是最小。然而，如前所述，美国专利第6,233,712号所釆用的收縮位置检测方法需 要额外的编码/收縮电路，这将会增加制造成本且使得产品设计复杂化。发明内容为克服现有技术在检测收縮位置的系统中的电路设计复杂及制造成本较 高的缺陷，有必要提供一种在收縮巻积编码中检出收縮位置的装置和方法， 它不需要额外的编码/收縮电路，以降低电路设计复杂性及减少制造成本。解决上述技术问题的一种技术方案为提供一种检出收缩巻积码中收縮 位置的装置，所述检出的收縮位置对应于一第一输入比特串流，该装置包括 一第一延迟线电路，其包括多个串联的第一延迟元件，用来存储上述第一输 入比特串流的第一预定长度序列； 一第一逻辑门电路，其具有多个输入端， 并根据一多项式，分别接收上述部分第一延迟线电路的第一延迟元件的输出， 用来对于上述第一延迟线电路部分的第一延迟元件的输出执行逻辑运算，产 生一第一数值串流； 一加法器，用来加总上述第一数值串流和一反馈数值串 流，来形成一累加数值串流； 一缓冲电路，具有多个缓冲元件，用来存储上 述累加数值串流来形成上述反馈数值串流，其中上述反馈数值串流中的每一 个数值与可能的收縮位置的其中一个相关；以及一选择器，用来根据上述反 馈的数值串流，选择上述可能的收縮位置的其中一个作为上述检出的收縮位 置。对上述技术方案的一种改进在于上述第一输入比特串流的收縮编码率 为Z/R，其中Z和R是正整数，上述反馈数值串流具有R个数值，分别对应 R个可能的收縮位置。对上述技术方案的另一种改进在于上述检出收縮巻积码中收縮位置的装置还包括 一第二延迟线电路，它具有多个串联的第二延迟元件，用来存 储第二输入比特串流的第二预定长度序列，上述第二输入比特串流与上述第 一输入比特串流相关；以及一第二逻辑门电路，其具有多个输入端，并根据 上述多项式，分别耦接到上述第二延迟线电路的部分第二延迟元件的输出， 用来对上述第二延迟线电路的部分第二延迟元件的输出执行逻辑运算，产生 一第二数值串流，其中，上述加法器接收上述第二数值串流，并且分别与上 述第一数值串流和一反馈数值串流加总，来形成上述累加数值串流。对上述技术方案的又一种改进在于上述选择器选择上述可能的收縮位 置中对应上述反馈数值串流中最小数值者，作为上述检出收縮位置。对上述技术方案的又一种改进在于上述多项式是一个奇偶校验多项式P(x)，在J83B标准的例子中可以表示为P (x) =x*(l+x+x2+x3+x4+x6+x7+x1()+ xW+x"+xW+x21)。解决上述技术问题的另一种技术方案为提供一种检出收縮巻积码中收縮位置的方法，用来从可能的收縮位置中确定对应于一第一输入比特串流的检出收縮位置，该方法包括存储上述第一输入比特串流的第一预定长度序 列；根据一多项式，对于部分上述的第一预定长度序列执行第一逻辑运算， 产生一第一数值串流；加总上述第一数值串流和一反馈数值串流，来形成一 累加数值串流；存储上述累加数值串流来形成上述反馈数值串流，其中上述 反馈数值串流中的每一个数值与可能收縮位置中的一个相关；以及根据上述 反馈数值串流，选择上述可能收縮位置的一个作为上述检出收縮位置。对上述技术方案的一种改进在于上述第一输入比特串流的收縮编码率 为Z/R，其中Z和R是正整数，上述反馈数值串流具有R个数值，分别对应 R个可能的收縮位置。对上述技术方案的另一种改进在于上述方法还包括存储第二输入比 特串流的第二预定长度序列，上述第二输入比特串流与上述第一输入比特串 流相关；根据上述多项式，对于部分上述的第二预定长度序列执行第二逻辑运算，产生一第二数值串流；其中，在上述加总步骤中，将上述第二数值串流与上述第一数值串流和一反馈数值串流加总，来形成上述累加数值串流。对上述技术方案的又一种改进在于上述选择步骤中，选择上述可能的 收縮位置中对应上述反馈数值串流中最小数值者，作为上述检出收缩位置。对上述技术方案的又一种改进在于上述多项式是一个奇偶校验多项式P(x)，在J83B标准的例子中可以表示为P (x) =x*(l+x+x2+x3+x4+x6+x7+x1()+xU+x"+xl6+x"+xl8+xl9+x2Q+x21)。采用上述检出收縮位置的装置和方法，可以通过累加，选择等步骤，以 及循环的方式，达到检出收缩位置的目的，而不需要额外的编码/收縮电路， 因此可以使产品的设计简单，并减少制造成本。


图1是一种标准数字通信系统的方框图。图2是符合ITU-R建议书J83B标准的现有技术有线电视传输系统的方框图。图3是表示如图2中所示现有技术的具有64-QAM调制器的TCM编码器 方框图。图4是表示如图3所示的收缩二进制巻积编码器的方框图。图5是根据本发明的第一实施方式，在符合J83B标准的收缩巻积码中，检出收缩位置的装置的方框图。图6是根据本发明的第一实施方式，在符合J83B标准的收縮巻积码中，检出收縮位置的方法的流程图。图7是根据本发明第二实施方式的收縮二进制巻积编码器的方框图。 图8是根据本发明第三实施方式的符合欧规DVB标准的收縮二进制巻积编码器的方框图。
具体实施方式
以下详细说明本发明的实施例，然而并非用以限制本发明的专利范围。在以下实施例中，是以符合ITU-T(Intemational Telecommunication Union)建议 书J.83标准、并使用64-QAM/TCM编码/解码机制的接收器为例来说明，然 而并非用来限制本发明的专利范围。举例来说，符合J83B并且采用 256-QAM/TCM编码/解码机制的接收器也可以根据实施方式所揭示的原则来实现。第一实施方式如图4所示，利用收縮二进制巻积编码器320，可以将一组4输入比特 X[4], X[3]， X[2]， X[1]编码成一组5输出比特U[5]、 U[4]、 U[3]、 U[2]、 U[l]。 根据公式(1)和(2)以及收縮矩阵，每个输出比特可以表示成输入比特的函数。 以下，是将一组输出比特(即U[5]、 U[4]、 U[3]、 U[2]、 U[l])表示成对应组输 入比特(即X[4]， X[3]， X[2]， X[l])以及先前输入比特(或是编码器的内部状态 值，即X[O]， X[-l]， X[-2]， X[誦3])的函数第N组U[l] = X[l] X[O〗 X[-l] X[-2〗 X[-3] U[2] - X[2] X[l]④X[O]④X[画l] X[-2] U[3] = X[3]①X[2] @ X[l]十X[O]④X[-l] U[4] =X[4〗 X[2] 9X
U[5] = X[4] X[3〗④X[2]十X[l] X[O〗除了第N组，两个先前组(即第(N-2)组和第(N-1)组)以及两个后续组(即第 (N+l)组和第(N+2)组)一并列出以供参考 第CN-2)组U[-9〗=X[-7] @ X[-8]④X[-9] X[-IO〗④X[-ll] U[-8] = X[-6]十X[-7] X[-8] X[-9] X[-IO] U[-7] = X[-5〗 X[曙6] X[-7] X[-8] X[-9〗U[-6] = X[-4〗 X[-6] X[-8〗U[-5] = X[-4]十X[-5〗 X[國6] X[-7] X[-8]第(N-1)组U[-4] = X[画3] X[-4] X[-5] X[-6] X[-7] U[-3] = X[陽2] @ X[-3]④X[-4]①X[-5]④X[-6] U[-2] = X[-l] @ X[-2]④X[-3]④X[-4] X[-5] U[-l] = X
X[-2]@X[-4] U[O] = X[O] X[-l] X[-2] X[-3]①X[-4]第(N+1)组U[6〗=X[5]④X[4] X[3]十X[2] X[l]U[7] = X[6] X[5] X[4]④X[3]①X[2]U[8] = X[7] X[6] X[5] X[4]④X[3]U[9] = X[8]十X[6] @ X[4]U[IO] = X[8] X[7] X[6] @ X[5] X[4]第(N+2)组U[ll] = X[9]④X[8]④X[7] X[6] X[5] U[12] = X[IO]①X[9〗十X[8]十X[7]十X[6] U[13] = X[l 1]十X[IO]十X[9]十X[8]十X[7] U[14] = X[12] X间@ x[8;i U[15] = X[12]十X[ll] X[IO]十X[9]十X[8]根据这连续5组输出比特，可以确定出与输入比特无关的等式如下U[-6] U[-5] U[-4]@ U[-3] U[-2] U[-l] U[l]@ U[4]@ U[5] U[8] U[9]十U[l 1] U[12〗十U[13〗 U[14]十U[15] ^ 0 (3)类似地，对于收縮二进制巻积编码器330而言，同样可以确定出与输入比特无关的等式如下V[-6]十V[-5〗@ V[-4]十V[-3]e V[-2] V[-l〗十V[l] V[4]④V[5] V[8]④ V[9] V[l 1] V[12] V[13]④V[14〗 V[15] = 0 (4)公式(3)和(4)仅仅与输出比特U和V有关，而与输入比特X和Y无关， 这表示公式(3)和(4)可用于接收器，直接运用这个关系式来检查所接收到的比 特数据，而不需要知道解码后的比特。当接收器从5个可能的收縮位置中选 择一个，接收器就可以根据所选择的收縮位置，将输入的比特串流切割成数 个连续5比特的数组。如果所选择的收縮位置正确，则由公式(3)或(4)左侧表 示的输入比特的逻辑运算结果为O。相对的，如果所选择的收縮位置不正确， 则由公式(3)或(4)左侧表示的输入比特逻辑运算结果与原始信息位有关，可能 是0或1。反复地将这个公式运用在所接收到的比特数据上并将结果累加，可 以进一步加大正确收縮位置和不正确收縮位置运算结果的差异，并且能降低 传输信号在传输媒介所受到的噪声影响。另外，公式(3)和(4)可以表示成一奇偶校验多项式(parity check polynomial)P(x)以便统一表现形式P(x) = X*(l+X+X2+X3+X4+X6+x7+X10+ x"+ x14+ x"+ x17+ xI8+ x19+ x20+ x21) (5) 其中在括号前的单因子x是用来调整时序的对应。图5表示在符合J83B标准的收縮巻积码中，检出收縮位置的装置，它运 用奇偶校验多项式P(x)直接预估已检出的收縮位置。图5的装置可以用在接 收器上，例如图2所示的TCM解码器226。在接收器中，QAM解调器(未图 示)接收信号串流，并且连续地解调每个接收的信号来产生同相符号串流Synn 和正交符号串流SymQ,在这个实施方式中采用的是64-QAM解调机制。图5 的装置，用来接收同相符号串流Syr^和正交符号串流SymQ，它包括切割电 路(slicingcircuit)400、 U单元410、 V单元420、加法器430、缓冲器电路440 和选择器450。 U单元410包括延迟线电路410a和逻辑门XOR电路410b， 延迟线电路410a具有多个串联的延迟单元D，逻辑门XOR电路410b具有多 个输入端，分别耦接至延迟线电路410a中部分延迟单元D的输出端。V单元 420包括延迟线电路420a和逻辑门XOR电路420b，延迟线电路420a具有多 个串联的延迟单元D，逻辑门XOR电路420b具有多个输入端，分别耦接至延迟线电路420a中部分延迟单元D的输出端。U单元410和V单元420具有 类似的结构，用来处理一对正交比特串流。切割电路400从QAM解调器接收同相符号串流Syi^和正交符号串流 SymQ，并且产生对应于传送器中编码比特串流的比特串流BSu和BSv。参考 图3，由QAM映射器340接收到的每对I和Q符号都具有6比特，其中4比 特是来自未编码比特串流301-304， 2比特是来自编码比特串流315和316。 切割电路400将符号串流Syrn^口 SymQ中的每对I符号和Q符号，转换成一 串比特，产生对应于编码比特串流的比特串流BSu和BSv。比特串流BSu禾n BSv分别送到U单元410和V单元420。在U单元410 中，延迟线电路410a利用串联的多个单元延迟元件D,存储比特串流BSu的 预定长度序列。如图5所示，延迟线电路410a具有21个单元延迟元件，来 存储比特串流BSu中U[-6]至U[14]序列。根据奇偶校验多项式P(x)，其中第 l(最右边)、第2、第3、第4、第5、第6、第8、第11、第12、第15、第16、 第18、第19、第20、第21(最左边)个单元延迟元件的输出端以及比特是送到 逻辑门XOR电路410b的输入端。逻辑门XOR电路410b持续地对于这些输 入执行XOR运算，以产生数值串流410c。在数值串流410c中的每个数值分 别对应于公式(3)运算结果中5个可能收縮位置中的一个。类似地，在V单元420中，延迟线电路420a利用串联的多个单元延迟元 件D，储存比特串流BSv的预定长度的序列。如第5图所示，延迟线电路420a 具有21个单元延迟元件，以储存比特串流BSv中V[-6]至V[14]序列。根据奇 偶校验多项式P(x)，其中第l(最右边)、第2、第3、第4、第5、第6、第8、 第ll、第12、第15、第16、第18、第19、第20、第21(最左边)个单元延迟 元件的输出端以及比特是送到逻辑门XOR电路420b的输入端。逻辑门XOR 电路420b持续地对于这些输入执行XOR运算，以产生数值串流420c。在数 值串流420c中的每个数值分别对应于公式(4)运算结果中5个可能收縮位置中 的一个。在此实施方式中，U单元410和V单元420两个区块是设计用来分别处 理比特串流BSxj和BSv。必须注意的是，U单元410和V单元420均可以独 立达到确定输入比特串流的收縮位置的目的。同时使用U单元410和V单元 420可以縮短测试的循环周期，不过需要更多组件。
加法器430将数值串流410c和420c与来自缓冲器电路440的反馈数值串 流435相加，输出累加数值串流NAcc。缓冲器电路440具有5个缓冲元件， 分别对应于5个可能的收縮位置，其接收累加数值串流NAcc并且加以延迟， 形成反馈数值串流435。加法器430和缓冲器电路440构成一个累加器，将依 据公式(3)和(4)所计算出的XOR运算结果，对于5个可能收縮位置分别进行 累加。如前所述，如果收縮位置是正确的，则逻辑运算XOR的结果为零;如 果收縮位置是不正确，则逻辑运算XOR的结果是由原始数据位所决定，可能 是0或1。因此，累加数值串流NAcc中对应于正确收縮位置的累加数值，是 维持在或接近于零；而对应于不正确收缩位置的累加数值，则会快速的上升。
当执行预定循环之后，选择器450基于储存在缓冲器电路440的5个缓 冲元件中的累加数信串流Nacc,从5个可能的收縮位置中选择出一个，并且 产生标志位Pimc_SynC_Flag ，指示此刻的检出收缩位置。由指针 Prnic—Sync一Flag所指示的检出收縮位置，是对应于5个缓冲元件中储存累加 数僮串流Nacc中最小的。在确定检出收缩位置之后，用来指示检出收縮位置 的指针Pimc—SynC_Flag会被送到TCM译码器(未图示，通常是维特比解码器)， 以便正常解码输入串流SymJ卩SymQ。
在第一实施方式中，由于收缩编码率是4/5,所以有5种可能收缩位置， 其中收缩编码率为4/5表示一组4输入比特可以被转换成一组5输出比特。于 是，缓冲器电路440的长度为5。本领域的技术人员明白，缓沖器电路440的 长度是随着收縮巻积编码器的收縮编码率而改变。举例来说，如果收縮编码 率为Z/R，其中Z和R是正整数，缓冲电路器440的长度就会被设成R来包 含所有可能收缩位置。另外，对于特定收縮巻积编码器而言，用来储存输入比特串流的预定长度序列的延迟线电路长度，是随着输入比特和输出比特间 关系的公式或奇偶校验多项式而有所不同。对于特定收缩巻积编码器而言， 有可能存在超过一个如前所述的公式或奇偶校验多项式。然而，奇偶校验多 项式的项次愈多，则运算结果会更多地遭受噪声的影响。因此，最好选择项 次最少的公式或奇偶校验多项式。
图6表示在符合J83B标准的收縮巻积码中，检出收縮位置的方法。首先 接收来自传送器的输入符号信号。利用64-QAM或256-QAM解调机制，将输 入符号信号解调成符号串流Synn和Sym(j(步骤S100)。同相符号串流Symj和 正交符号串流SymQ由切割电路进行处理，以产生对应的比特串流BSu和 BSy(步骤SllO)。接着比特串流BSu和BSv分别进行处理。对于比特串流BSu 而言，将比特串流BSu的预定长度序列储存在第一延迟线电路(步骤S120)。 第一XOR逻辑门根据奇偶校验多项式，接收比特串流BSu的部分输出，并且 产生第一数值串流(步骤S130)。另外，对于比特串流BSv而言，将比特串流 BSv的预定长度序列储存在第二延迟线电路(步骤S122)。第二XOR逻辑门根 据奇偶校验多项式，接收比特串流BSv的部分输出，并且产生第二数值串流(步 骤S132)。将第一和第二数值串流与一反馈数值串流进行加总，以输出一累加 数值串流NAcc(步骤S140)。利用具有5个缓冲元件的缓冲电路，将累加数值 串流NAcc进行延迟处理后产生上述反馈数值串流(步骤S150)，这5个缓冲元 件是用来储存这5种可能收縮位置所对应的奇偶校验多项式运算结果。最后， 基于反馈数值串流，选择这5个收縮位置当中的一个作为检出收縮位置(步骤 S160)。
第二实施方式
在第一实施方式中，公式(3)和(4)是基于图4所示的二元收縮巻积编码结 构而确定的。如阁4所示，收縮矩阵[P1: P2]=
。在第二实施方 式中，如图7所示，收縮矩阵维持不变，但是输出比特的顺序与第一实施方 式不同，其中第一实施方式中的顺序U[l]、 U[2]、 U[3]、 U[4]、 U[5]对应于收縮矩阵的位置(ABCDE)，而本实施方式中输出比特U[l]、 U[2]、 U[3]、 U[4]、 U[5]则对应于收縮矩阵的位置《DECBA)。
将一组输出比特(即U[5]、 U[4]、 U[3]、 U[2]、 U[l])表示成对应组输入比 特(即X[4]， X[3]， X[2]， X[l])以及先前输入比特(或为编码器的内部状态值， 即X[O]， X[-l]， X[-2]， X[-3])的函数
第N组
U[l] = X[l]@X[-l]@X[-3] U[2] = X[l]④X[O] X[-l] X[-2] X[-3] U[3] = X[2] @ X[l]十X[O]十X[-l]十X[-2] U[4] = X[3]①X[2] X[l] X[O] X[-l] U[5] = X[4〗④X[3] @ X[2] @ X[l] X[O〗
除了第N组， 一个先前组(即第(N-1)组)以及三个后续组(即第(N+1)、 (N+2)、 (N+3)组)一并列出以供参考 第(N-l)组
U[画4] = X[-3] @ X[-5] X[-7]
U[-3] = X[-3] @ X[-4] X[-5]④X[-6] X[國7]
U[-2] = X[-2]①X[-3]①X[画4]④X[-5]④X[-6]
U[-l] = X[-l]十X[-2〗十X[-3]十X[-4]十X[-5]
U[O] = X[O] @ X[-l]④X[-2〗④X[-3〗 X[-4]
第fN+l)组
U[6]=X[5]@X[3]@X[1] U[7] = X[5] @ X[4]④X[3] @ X[2〗@ X[l] U[8] = X[6]④X[5]④X[4] @ X[3] @ X[2] U[9] = X[7] X[6] X[5] X[4]④X[3] U[IO] = X[8] X[7] @ X[6] @ X[5]④X[4]
第nsr+2)组
U[11]-X[9]十X[7]④X[5]U[12] = X[9] X[8]④X[7]①X[6] X[5] U[13] = X[IO]十X[9] X[8]十X[7]④X[6] U[14] = X[ll]十X[IO]十X[9]④X[8]十X[7] U[l5] = X[12]十X[ll]十X[IO]十X[9]十X[8] 第(N+3)组
U[16] = X[13]@X[11]@X[9]
U[17] = X[13]④X[12] X[l 1] X[IO]①X[9]
根据这连续5组的输出比特，可以确定出与输入比特无关的等式如下
U[11]十U[13] U[l， U[15]@ U[16]十U[17] s 0 (6) 可以清楚看到第一实施方式的公式(3)和第二实施方式的公式(6)是类似 的，差异仅仅是时间的位移。因此，由第一实施方式揭示的装置和方法，同 样可以在调整后用于第二实施方式。第一和第二实施方式间不同的时间位移 可以通过增加延迟线电路410a和420a上延迟元件的方式来达成，或是通过调 整已储存的数值串流NAcc和图5所示选择器450的收縮位置间的对应关系来 完成。
第三实施方式
在第一和第二实施方式中是采用J83B标准做为范例来说明本发明的原 理，然而并非用来限定本发明的范围。事实上，主要关键点在于依据通讯系 统中的特定收缩巻积编码器，确定出它对应的等式或奇偶校验多项式，如公 式(3)-(6)。以下根据另一个范例欧规DVB(Digital Video Broadcasting)标准来 说明。
图8表示符合欧规DVB标准的收縮二进制巻积编码器的方块图。收縮巻 积编码器包括6个缓存器500-505、 2个异或(XOR)门510和511以及交换器 520。 6个缓存器500 505储存6个先前输入比特X
、 X[-l]、 X[-2]、 X[-3]、 X[-4]、 X[-5]。如图8所示，输入到交换器520的输出码OUTu和OUTL可以表示如下OUTu = X[l]十X[O]十X[-l]十X[-2]十X[-5] (7)OUTL = X[l]十X[-l]十X[-2]①X[-4] X[-5] (8)欧规DVB标准建议了多个收缩编码率的选项，例如1/2、 2/3和3/4。根 据公式(7)和(8)以及特定收縮编码率，可以找到至少一个仅包含输出比特的等 式，进而可以找到对应的奇偶校验多项式。为清楚起见，以下省略推导过程1/2收縮编码率0 (9)P(x)=l+x+x3+x5+ x8+ x9+ xu+ x12+ x14+ x152/3收縮编码率(10)U[19]十U[20]^0(11)P(x)=l+x+x2+x5+ x7+ x8+ x10+ x12+ x16+ x17+ x18+ X 3/4收縮编码率(12)U[28] U[29]十U[31]④U[32] U[33] U[34] = 0(13)P(x)=l+x+x2+x3+ x3+ x。+ xlu+ x"+ xiy+ X, X"+ X, X"+ X"+ X" (14) 因此，基于奇偶校验多项式(IO)、 (12)和(14)，可以调整如图5所示的装置来实现本实施方式，细节不再赘述。本发明虽以实施方式揭示如上，但是对于本领域的技术人员，依据本发 明实施方式的思想，在具体实施方式
及应用范围上均会有改变之处，综上所 述，本说明书内容不应理解为对本发明的限制。
权利要求
1. 一种检出收缩卷积码中收缩位置的装置，所述检出的收缩位置对应于一第一输入比特串流，其特征在于，该装置包括一第一延迟线电路，其包括多个串联的第一延迟元件，用来存储上述第一输入比特串流的第一预定长度序列；一第一逻辑门电路，其具有多个输入端，并其根据一多项式，分别接收上述部分第一延迟线电路的第一延迟元件的输出，用来对于上述第一延迟线电路部分的第一延迟元件的输出执行逻辑运算，产生一第一数值串流；一加法器，用来加总上述第一数值串流和一反馈数值串流，来形成一累加数值串流；一缓冲电路，具有多个缓冲元件，用来存储上述累加数值串流来形成上述反馈数值串流，其中上述反馈数值串流中的每一个数值与可能的收缩位置的其中一个相关；以及一选择器，用来根据上述反馈的数值串流，选择上述可能收缩位置的其中一个作为上述检出的收缩位置。
2、 如权利要求1所述的检出收縮巻积码中收縮位置的装置，其特征在于， 上述第一输入比特串流的收縮编码率为Z/R，其中Z和R是正整数，上述反馈数值串流具有R个数值，分别对应R个可能的收縮位置。
3、 如权利要求1所述的检出收縮巻积码中收縮位置的装置，其特征在于， 还包括一第二延迟线电路，它具有多个串联的第二延迟元件，用来存储第二输 入比特串流的第二预定长度序列，上述第二输入比特串流与上述第一输入比 特串流相关；以及一第二逻辑门电路，其具有多个输入端，并其根据上述多项式，分别耦 接到上述第二延迟线电路的部分第二延迟元件的输出，用来对上述第二延迟线电路的部分第二延迟元件的输出执行逻辑运算，产生一第二数值串流，其中，上述加法器接收上述第二数值串流，并且分别与上述第一数值串 流和一反馈数值串流加总，来形成上述累加数值串流。
4、 如权利要求1所述的检出收縮巻积码中收縮位置的装置，其特征在于，上述选择器选择上述可能的收縮位置中对应上述反馈数值串流中最小数值 者，作为上述检出收縮位置。
5、 如权利要求1所述的检出收縮巻积码中收縮位置的装置，其特征在于， 上述第一输入比特串流符合ITU-T建议书J83B标准。
6、 如权利要求5所述的检出收缩巻积码中收縮位置的装置，其特征在于， 上述多项式为一奇偶校验多项式P (x)，表示为P(x一 X*(l+X+X2+X3+X4+x6+X7+X10+ xn+ x14+ x16+ x17+ x18+ x19+ x20+ x21)。
7、 如权利要求1所述的检出收縮巻积码中收縮位置的装置，其特征在于， 上述第一输入比特串流符合欧规DVB标准。
8、 如权利要求6所述的检出收縮巻积码中收縮位置的装置，其特征在于， 其中编码率为1/2，并且上述多项式是一奇偶校验多项式P (x)，表示为P(x)=l+x+x3+x5+ x8+ x9+ xu+ x12+ x14+ x15。
9、 如权利要求7所述的检出收縮巻积码中收縮位置的装置，其特征在于， 其中编码率为2/3，并且上述多项式为一奇偶校验多项式P (x)，表示为P(x)=l+x+x2+x5+ x7+ x8+ x10+ x12+ x16+ x17+ x18+ x19。
10、 如权利要求7所述的检出收縮巻积码中收縮位置的装置，其特征在 于，其中编码率为3/4，并且上述多项式为一奇偶校验多项式P (x)，表示为P(X)=1+X+X2+X3+ X5+ X6+ X10+ X18+ X19+ X20+ X24+ X27+ X3。+ X31+ X32+ X"。
11、 一种检出收縮巻积码中收縮位置的方法，用来从可能的收縮位置中确定对应于一第一输入比特串流的检出收縮位置，其特征在于，该方法包括 存储上述第一输入比特串流的第一预定长度序列；根据一多项式，对于部分上述的第一预定长度序列执行第一逻辑运算，产生一第一数值串流；加总上述第一数值串流和一反馈数值串流，来形成一累加数值串流； 存储上述累加数值串流来形成上述反馈数值串流，其中上述反馈数值串流中的每一个数值与可能收縮位置中的一个相关；以及根据上述反馈数值串流，选择上述可能收縮位置的一个作为上述检出收縮位置。
12、 如权利要求ll所述的检出收縮巻积码中收縮位置的方法，其特征在 于，上述第一输入比特串流的收縮编码率为Z/R，其中Z和R为正整数，上 述反馈数值串流具有R个数值，分别对应R个可能的收縮位置。
13、 如权利要求ll所述的检出收縮巻积码中收縮位置的方法，还包括 存储第二输入比特串流的第二预定长度序列，上述第二输入比特串流与上述第一输入比特串流相关；根据上述多项式，对于部分上述的第二预定长度序列执行第二逻辑运算， 产生一第二数值串流，其中，在上述加总步骤中，将上述第二数值串流与上述第一数值串流和 一反馈数值串流加总，来形成上述累加数值串流。
14、如权利要求ll所述的检出收缩巻积码中收缩位置的方法，其特征在 于，在上述选择步骤中，选择上述可能的收缩位置中对应上述累加数值串流 中最小数值的，作为上述检出收縮位置。
15、 如权利要求ll所述的检出收縮巻积码中收缩位置的方法，其特征在 于，上述第一输入比特串流符合ITU-T建议书J83B标准。
16、 如权利要求15所述的检出收縮巻积码中收缩位置的方法，其特征在 于，上述多项式为一奇偶校验多项式P (x)，表示为<formula>formula see original document page 4</formula>.
17、 如权利要求ll所述的检出收縮巻积码中收缩位置的方法，其特征在 于，上述第一输入比特串流符合欧规DVB标准。
18、 如权利要求17所述的检出收縮巻积码中收縮位置的方法，其特征在 于，其中编码率为1/2，并且上述多项式为一奇偶校验多项式P (X)，表示为P(x)=l+x+x3+x5+ x8+ x9+ x"+ x12+ x14+ x15。
19、 如权利要求17所述的检出收縮巻积码中收縮位置的方法，其特征在 于，其中编码率为2/3，并且上述多项式为一奇偶校验多项式P (x)，表示为P(x)=l+x+x2+x5+ x7+ x8+ x10+ x12+ x16+ x17+ x18+ x19。
20、 如权利要求17所述的检出收縮巻积码中收縮位置的方法，其特征在 于，其中编码率为3/4，并且上述多项式为一奇偶校验多项式P (x)，表示为P(X)=l+x+X2+x3+ x5+ x6+ x10+ x18+ xl9+ x20+ x24+ x27+ x3(3+ x31+ x32+ x33。
全文摘要
本发明提供一种从收缩卷积码中检出收缩位置的装置。延迟线电路包括多个串联的延迟元件，存储输入比特流一段预定长度的序列。逻辑门电路根据一奇偶校验多项式，和延迟线的部分延迟元件的输出相耦接，用来执行逻辑运算，产生数值串流。此数值串流根据可能收缩的位置累加，并且在所有可能的收缩位置中选择具有最小累加数值的位置确定为检出收缩位置。本发明可以检出各种收缩率的收缩卷积码的收缩位置，而且与现有技术相比，它结构比较简单，成本较低。本发明还相应提供一种确定检出收缩位置的方法。
文档编号H04L27/34GK101247203SQ200710139030
公开日2008年8月20日 申请日期2007年7月23日 优先权日2007年2月16日
发明者刘明伦, 邱荣梁 申请人:联发科技股份有限公司