专利名称：用于半导体系统的无线信号发送/接收装置的制作方法
技术领域：
本发明的实施例涉及一种半导体系统，更具体而言，涉及一种用于半导体系统的无线信号发送/接收装置。
背景技术：
半导体器件可以实现在单个集成电路芯片上。电感耦合可以用于在不同芯片的片上半导体器件之间通信。另外，可以利用电感耦合来执行能够在晶圆级测试中执行的在要测试的半导体器件与测试设备之间的数据交换。图1说明提供给一般半导体器件10的信号传输焊盘12的布置。如图1所示，半导体器件10具有多个焊盘14-1至14-m，所述多个焊盘14_1至14_m包括用于控制信号发送/接收的焊盘S、电源焊盘P、地址输入焊盘AO至All、数据输入/输出焊盘DO至D15等。焊盘14中的每个可以实施为电感器，以便执行片上半导体器件10之间的通信、或被用于在测试模式中利用电感耦合数据交换。然而，提供给片上半导体器件10的每个信号传输焊盘14的尺寸被最小化以适合芯片尺寸的减小比例。因此，焊盘14的尺寸在面积上不能形成得足够大以在遵守针对芯片面积的尺寸要求的同时确保引起电感耦合。因此，发送/接收的信号的强度降低。此外，已经为低强度的信号可能由于在信号发送/接收期间所产生的噪声而被抵消或衰减。因此，接收信号的接收级准确检测从发送级发送的信号具有困难。另外，当传送信号电平时，电感耦合值非常小。因此，数据发送/接收可能困难。通常提供4nH或更大的焊盘电感用于稳定的耦合。因此，应充分地增加焊盘14的尺寸，以便使电感增加到为4nH的最小值。然而，经由面积为60μπι * 70 μ m的焊盘工艺获得的电感实际上为InH或更小。S卩，由于芯片的面积有限，难以保证电感提供足够的电感耦合以允许良好的无线通信。因此，当在具有相同或相似焊盘尺寸的芯片之间进行通信时，半导体芯片的发送和接收都需要增加耦合焊盘的电感以便获得足够高的耦合效率。
发明内容
在本发明的一些实施例中，一种用于半导体系统的无线信号发送/接收装置包括:发送控制单元，所述发送控制单元被耦合成从信号传输线接收发送数据；接收控制单元，所述接收控制单元被耦合成将接收的数据提供给信号传输线；串行器/解串器(SERDES)电路，所述SERDES电路与发送控制单元和接收控制单元耦合，所述SERDES电路将从发送控制单元接收的并行数据串行化，以及将并行数据提供给接收控制单元；输入/输出缓冲器，所述输入/输出缓冲器被耦合成从SERDES电路接收信号，以及将信号提供给SERDES电路，所述输入/输出缓冲器对接收到和提供给SERDES电路的信号与差分信号之间进行转换；驱动器，所述驱动器被耦合成接收差分信号以及将差分信号提供给输入/输出缓冲器；以及耦合焊盘，所述耦合焊盘被配置成产生与差分信号相对应的无线信号，以及将与接收的无线信号相对应的差分信号提供给驱动器。在本发明的一些实施例中，一种用于半导体系统的无线信号发送/接收装置包括:SERDES电路，所述SERDES电路被配置成将并行输入信号输出为串行信号，以及将串行输入信号输出为并行信号；以及耦合焊盘，所述耦合焊盘被配置成根据从SERDES电路输出的串行信号来产生电感，以及提供与外部器件电感耦合所产生的信号作为SERDES电路的串行输入信号。在本发明的一些实施例中，一种从半导体系统发送信号的方法包括以下步骤:将多个并行配置的信号串行化以形成串行信号；以及将串行信号耦合到电感焊盘以无线传送串行信号。在本发明的一些实施例中，一种将信号接收到半导体系统中的方法包括以下步骤:在电感焊盘处接收无线信号以形成串行信号；以及将串行信号转换成多个并行信号。以下参照附图进一步描述这些和其他的实施例。
结合附图描述本发明的特点、方面和实施例，其中:图1示出说明提供给一般半导体器件的信号传输焊盘的布置的示图；图2说明根据本发明一些实施例的用于半导体系统的无线信号发送/接收装置的框图；图3说明图2所示的串行器/解串器(SERDES)电路的示例性框图；图4说明图3所示的脉冲发生单元的示例性示图；图5示出图4所示的脉冲发生单元的框图；以及图6示出说明图3所示的脉冲发生单元的操作的时序图。在附图中，标记相同的元件具有相同或相似的功能。
具体实施例方式以下将经由示例性实施例参照附图来描述用于半导体器件的无线信号发送/接收装置的实施例。在下列说明中，描述特定实施例时列举了具体细节。然而，对于本领域技术人员明显的是，在没有这些具体细节中的全部或某些细节的情况下也可以实施所公开的实施例。提出具体的实施例是示例性的，而不是限定。本领域技术人员也可以实现未在本文中具体描述但在本公开范围和主旨内的其他材料。图2是根据一些实施例的用于半导体系统的无线信号发送/接收装置100的框图。如图2所示，无线信号发送/接收装置100包括发送控制单元101、路径控制单元103、串行器/解串器(SERDES)电路105、输入/输出电路108、电感耦合焊盘111、以及接收控制单元113。输入/输出电路108可以被配置成包括输入/输出缓冲器107和驱动器109。要从信号传输线Dl至Dm发送到电感耦合焊盘111上的数据经由发送控制单元101、路径控制单元103处理，在SERDES电路105中串行化，在缓冲器107中缓冲，并由与电感耦合焊盘111相耦合的驱动器109发送。相反地，数据由驱动器109在电感耦合焊盘111处接收，在缓冲器107中缓冲，在SERDES电路105中转换成并行数据，并在接收的数据被耦合到信号传输线Dl至Dm之前经由路径控制单元103和控制单元101处理。尽管图1说明的是传输线Dl至Dm，但本发明的实施例可以用于信号线S上数据的发送或接收、地址线Al至All上地址的发送或接收、或其他信息的发送或接收。发送/接收装置100的实施例在极大地减少图1所示的大量焊盘的同时允许更大面积的单个焊盘以提供更好的电感耦合，从而允许硅芯片上用于电感耦合的面积更小。发送控制单元101包括多个(m个)发送处理器112，所述多个(m个)发送处理器112分别接收要从多个(m个)信号传输线Dl至Dm发送的信号、并放大接收的信号。SERDES电路105经由路径控制单元103接收从发送控制单元101并行输入的信号，并根据时钟信号CLK将输入的并行信号串行化。SERDES电路105然后将串行信号输出到输入/输出缓冲器107。输入/输出电路108将从SERDES电路105输出的串行信号分成两个信号。为此，输入/输出电路108可以被配置成包括输入/输出缓冲器107和驱动器109,所述输入/输出缓冲器107将从SERDES电路105输出的串行信号分成两个信号，所述驱动器109放大分离的信号然后将放大的信号施加到耦合焊盘111。即，必须将AC电流施加到耦合焊盘111的两个端子，使得在耦合焊盘111中发生电感耦合。因此，串行信号经由输入/输出缓冲器107被分成两个信号。在一些实施例中，输入/输出缓冲器107可以是用于将单输入产生为差分输出信号的单到差分(single-to-differential)缓冲器。此外，接收到耦合焊盘111的信号(例如，如上所述的差分信号)经由驱动器109提供给输入/输出缓冲器107，输入/输出缓冲器107将相应的信号提供给SERDES电路105。SERDES电路105将输入的串行信号并行化，并输出相应的并行信号。输出的并行信号经由路径控制单元103提供给接收控制单元113的接收处理器114。接收控制单元113的接收处理器114放大接收的信号，并将放大的信号提供给信号传输线Dl至Dm中的每个。路径控制单元103起以下作用:其在信号发送模式中将从发送控制单元101输出的信号传送到SERDES电路105，以及在信号接收模式中将从SERDES电路105输出的信号传送到接收控制单元。在一些实施例中，路径控制单元103可以被配置成耦合器，但路径控制单元103不限于此。尽管图2说明了当由路径控制单元103中的耦合器116分别控制发送/接收路径时的无线信号传送/接收装置，但是本发明的实施例不限于这种配置。例如，可以包括独立的发送和接收路径。如此，在发送路径上可以在发送控制单元101与耦合焊盘111之间配置并行/串行转换单元、输出缓冲器以及发送驱动器，在接收路径上可以在耦合焊盘111与接收单元113之间配置接收驱动器、输入缓冲器以及串行/并行转换单元。在这种情况下，耦合焊盘111是共用的，因此可以另外将路径控制单元提供到耦合焊盘的前端。片上半导体具有多个信号传输焊盘。在本实施例中，已经描述了并行信号被串行化为一个要传送的信号的实施例，或串行信号被接收且并行化为m个要输出的并行信号的实施例。当所使用的SERDES电路105的数目是η时，用于信号发送或接收的焊盘的数目、即耦合焊盘111的数目也变成η。S卩，不将所有的信号传输焊盘都实施为电感器，而是将多个焊盘整体实施为一个耦合焊盘111。因而，可以在芯片上所提供的有限面积中实现用于产生足够电感的耦合焊盘111 (例如，通过利用足够面积的焊盘)。整体实施的耦合焊盘111可以是电感器，并且由输入/输出缓冲器107分离的信号在信号发送中分别施加到电感器的两个端子。在每个数据电平转换时段产生耦合信号，以便将耦合信号传送到接收级的耦合焊盘。如上所述，在本实施例中，不将到相应信号传输线的所有焊盘都实施为诸如电感器的耦合焊盘，而是组合多个信号传输线然后将其与一个耦合焊盘连接。因此，可以在利用与图1所示的系统所利用的相同或更小芯片面积的同时增加耦合焊盘的电感。另外，在一些实施例中可以很大地改善在焊盘111处的电感耦合，并且在一些情况下最大。当传送要发送的数据信号时耦合焊盘111产生耦合信号。如果在数据电平转换的时段中产生短脉冲，则可以增大耦合信号的值。图3是图2所示的SERDES电路的示例性示图。如图3所示的，SERDES电路105包括并行/串行转换单元200、脉冲发生单元300以及串行/并行转换单元400，以便在数据电平转换时段产生短脉冲。在信号发送路径中，经由路径控制单元103输入到SERDES电路105的信号INl至INm在并行/串行转换单元200中转换成一个串行信号SIN。串行信号SIN提供给脉冲发生单元300。脉冲发生单元300从串行信号SIN产生短脉冲，并将产生的短脉冲提供给输入/输出缓冲器107。通常，如果将比输入信号的数据电平转换时间更短的脉冲、例如接近冲激(impulse)的短脉冲提供给电感器，则即使当电感器的电感小时，电感耦合也将比实际的数据传送更大并容易发生。因而，在本实施例中，要发送的串行信号被转换成短脉冲，并且转换出的短脉冲施加到耦合焊盘111，由此改善耦合效率。图4是图3所示的脉冲发生单元300的示例性示图。图5是图4所示的脉冲发生单元的配置示图。如图4所示的，脉冲发生单元300包括归零(RZ)信号发生单元310和短脉冲发生单元320。RZ信号发生单元310接收电平固定的串行信号SIN(未归零(NRZ)数据)、响应于时钟信号CLK将接收的串行信号SIN编码成电平返回到逻辑低状态的信号(RZ数据)、然后输出译码的返回信号。短脉冲发生单元320将从RZ信号发生单元310输出的返回信号转换成短脉冲信号。图5说明RZ信号发生单元310和短脉冲发生单元320的示例性示图。在本实施例中，RZ信号发生单元310可以被配置成包括D锁存器311。短脉冲发生单元320可以被配置成包括固定延迟单元321、可变延迟单元323以及脉冲输出单元325。经由RZ信号发生单元310的D锁存器311输出的信号在固定延迟单元321中延迟预定的时间，并在可变延迟单元323中延迟根据要产生的脉冲宽度而定的时间。脉冲输出单元325在固定延迟单元321的输出信号和可变延迟单元323的输出信号同时具有高电平时输出逻辑高电平的信号。图6是说明图3所示的脉冲发生单元的操作的时序图。当例如以01101的顺序输入串行信号SIN(NRZ数据)时，RZ信号发生单元310产生O返回信号(RZ数据)，即0010100010。固定延迟单元321产生延迟了预定时间的输出信号(延迟数据)，可变延迟单元323产生延迟了要产生的脉冲宽度的输出信号(VCDL输出)。因而，在脉冲输出单元325、固定延迟单元321和可变延迟单元323的输出信号同时具有高电平的时段中输出短脉冲(AND输出)。信号经由输入/输出缓冲器107和驱动器109输入到耦合焊盘111，并通过与耦合焊盘111耦合的短脉冲以大电感产生电感耦合。S卩，当从并行/串行转换单元200连续输出数据时，在耦合焊盘111中不产生电感耦合，因为在输出逻辑低电平数据的时段中不存在AC元件。因此，仅在输出数据具有逻辑高电平时产生短脉冲。如上所述，在本实施例中，将逻辑高电平的数据实施为短脉冲，使得可以通过减小电平转换时段来改善高频元件。因而，即使当电感器具有较小的电感时，也可以很好地引起电感耦合。因此，即使未充分地确保构成信号传输焊盘的电感器的尺寸，也可以有效地产生电感耦合。尽管以上已经描述了某些实施例，但对于本领域的技术人员可以理解的是描述的实施例仅仅是示例性的。因此，不应基于所描述的实施例来限定本文描述的装置。更确切地说，应当仅根据结合以上描述和附图的所附权利要求来限定本文描述的装置。
权利要求
1.一种用于半导体系统的无线信号发送/接收装置，包括: 发送控制单元，所述发送控制单元被耦合成从信号传输线接收发送数据； 接收控制单元，所述接收控制单元被耦合成将接收的数据提供给所述信号传输线；串行器/解串器电路，所述串行器/解串器电路与所述发送控制单元和所述接收控制单元耦合，所述串行器/解串器电路将从所述发送控制单元接收的并行数据串行化，以及将并行数据提供给所述接收控制单元； 输入/输出电路，所述输入/输出电路被配置成将串行化的并行数据分离并放大以将所述串行化的并行数据提供给耦合焊盘，以及被配置成将来自所述耦合焊盘的接收信号提供给所述串行器/解串器电路；以及 耦合焊盘，所述耦合焊盘被配置成产生与分离并放大的信号相对应的无线信号，以及被配置成将与从外部器件接收的无线信号相对应的信号提供给所述输入/输出电路。
2.如权利要求1所述的装置，其中，所述输入/输出电路还包括单到差分缓冲器，所述单到差分缓冲器用于将单输入信号产生为差分输出信号。
3.如权利要求1所述的装置，还包括耦合在所述发送控制单元、所述接收控制单元、以及所述串行器/解串器电路之间的路径控制单元，所述路径控制单元被配置成将来自所述发送控制单元的信号提供给所述串行器/解串器电路以及将来自所述串行器/解串器电路的信号提供给所述接收控制单元。
4.如权利要求1所述的装置，其中，所述串行器/解串器电路包括: 并行/串行转换单元，所述并行/串行转换单元被配置成从输出自所述发送控制单元的多个并行输入信号产生串行信号； 脉冲发生单元，所述脉冲发生单元被配置成从所述串行信号产生短脉冲；以及串行/并行转换单元，所述串行/并行转换单元被配置成通过将从输入/输出缓冲器提供的串行信号分离而产生多个并行信号。
5.如权利要求4所述的装置，其中，当从所述并行/串行转换单元输出的串行信号的电平是逻辑高电平时，所述脉冲发生单元产生短脉冲。
6.如权利要求4所述的装置，其中，所述脉冲发生单元包括: 归零信号发生单元，所述归零信号发生单元被配置成将串行信号编码成归零信号，并输出编码的归零信号；以及 短脉冲发生单元，所述短脉冲发生单元被配置成将所述归零信号发生单元的输出信号转换成短脉冲。
7.如权利要求6所述的装置，其中，所述归零信号发生单元被配置成包括D锁存器。
8.如权利要求6所述的装置，其中，所述短脉冲发生单元包括: 固定延迟单元，所述固定延迟单元被配置成将所述归零信号发生单元的输出信号延迟第一时间； 可变延迟单元，所述可变延迟单元被配置成将所述归零信号发生单元的输出信号延迟第二时间；以及 脉冲输出单元，所述脉冲输出单元被配置成从所述固定延迟单元的输出信号和所述可变延迟单元的输出信号产生所述短脉冲。
9.一种用于半导体系统的无线信号发送/接收装置，所述装置包括:串行器/解串器电路，所述串行器/解串器电路被配置成将并行输入信号输出为串行信号，以及将串行输入信号输出为并行信号；以及 耦合焊盘，所述耦合焊盘被配置成根据从所述串行器/解串器电路输出的串行信号而电感性地产生无线信号，以及提供通过与外部器件电感耦合而产生的信号作为所述串行器/解串器电路的串行输入信号。
10.如权利要求9所述的装置，其中，所述串行器/解串器电路包括: 并行/串行转换单元，所述并行/串行转换单元被配置成从所述并行输入信号产生串行信号； 脉冲发生单元，所述脉冲发生单元被配置成从所述串行信号产生短脉冲；以及 串行/并行转换单元，所述串行/并行转换单元被配置成从串行信号产生并行信号。
11.如权利要求10所述的装置，其中，当从所述并行/串行转换单元输出的串行信号的电平是逻辑高电平时，所述脉冲发生单元产生短脉冲。
12.如权利要求9所述的装置，还包括输入/输出电路，所述输入/输出电路被配置成将通过分离串行信号而获得的分离信号提供给所述耦合焊盘，以及将从所述耦合焊盘提供的信号提供给所述串行器/解串器电路。
13.如权利要求12所述的装置，其中，所述输入/输出电路还包括单到差分缓冲器，所述单到差分缓冲器用于将单输入信号产生为差分输出信号。
14.一种从半导体系统无线发送信号的方法，包括以下步骤: 将多个并行配置的信号串行化以形成串行信号；以及 将所述串行信号与电感焊盘耦合以无线发送所述串行信号。
15.如权利要求14所述的方法，还包括以下步骤: 缩短所述串行信号以形成脉冲信号，以及 其中，耦合所述串行信号的步骤包括将所述脉冲信号与所述电感焊盘耦合。
16.如权利要求15所述的方法，其中，缩短所述串行信号以形成脉冲信号的步骤包括以下步骤: 将第一固定时间延迟提供给所述串行信号以形成第一固定延迟信号； 将第二固定时间延迟提供给所述串行信号以形成第二固定延迟信号；以及 组合所述第一固定延迟信号和所述第二固定延迟信号以形成所述脉冲信号。
17.如权利要求14所述的方法，还包括将所述串行信号转换成差分串行信号的步骤。
18.一种将无线信号接收到半导体系统中的方法，包括以下步骤: 在电感焊盘处接收无线信号以形成串行信号；以及 将所述串行信号转换成多个并行信号。
19.如权利要求18所述的方法，其中，所述串行信号是差分串行信号，以及还包括将所述差分串行信号转换成非差分串行信号的步骤。
全文摘要
本发明公开了一种用于半导体系统的无线信号发送/接收装置。所述装置包括串行器/解串器(SERDES)电路和耦合焊盘。所述SERDES电路在发送期间将并行输入信号输出为串行信号，以及在接收期间将串行输入信号输出为并行信号。所述耦合焊盘根据从所述SERDES电路输出的串行信号来产生电感耦合无线信号，以及提供通过与外部器件电感耦合而产生的信号作为所述SERDES电路的串行输入信号。
文档编号H04L25/02GK103117963SQ201210281619
公开日2013年5月22日 申请日期2012年8月9日 优先权日2011年11月4日
发明者金良嬉, 吴益秀, 李准镐, 金铉锡, 郑富浩, 赵善起 申请人:爱思开海力士有限公司